DDR基础之Write_leveling简介

1）为了更好的提高信号完整性，DDR3存储模块采用了fly-by的拓扑结构。该拓扑应用于地址、控制、时钟线。Fly-by拓扑能有效减少stub的长度，但是较长的走线带来了CK-CK#与DQS-DQS#间的时延（由于CK-CK#的飞行时间，其到达每个DDR3颗粒的时间不同，而DQS-DQS#通常为点到点拓扑）。

2）Fly-by拓扑简介：

我们已经分析过，fly-by拓扑应用于地址、控制、时钟信号线。

DQS与DQ线通常为点对点拓扑，其阻抗比较容易控制。

相比于DDR2 T型拓扑：

T型两端的分支需要等长，就好像我们的两支手臂一样。既然涉及到等长，就需要绕线，绕线势必会增加PCB的空间，空间增大后，成本就会上升。而Fly-by拓扑的结构从头串到尾，不用过多绕线，能够节省PCB上的空间。这也是为什么大多数设计工程师看到DDR3就喜欢用fly_by的缘故吧。

需要注意的是：不支持读写平衡的主控DDR控制器是不能够使用fly-by拓扑的（此时控制器不能调整DQS与CK之间的时序关系）。通常这样的主控芯片会有类似的描述：

3）write leveling的实现方式：

DDR控制器调用write leveling功能时，需要DDR3 SDRAM颗粒的反馈来调整DQS与CK之间的相位关系，具体方式如下：

Wrtie leveling 是一个完全自动的过程。CPU 不停的发送不同时延的DQS 信号，DDR3 SDRAM 颗粒在DQS-DQS#的上升沿采样CK 的状态，并通过DQ 线反馈给DDR3 控制器。控制器端反复的调整DQS-DQS#的延时，直到控制器端检测到DQ 线上0 到1 的跳变（说明tDQSS参数得到了满足）。控制器就lock 住此时的delay value。此时便完成了一个Wrtie leveling过程。

Leveling 过程中，DQS-DQS#从控制器端输出，所以在DDR3 SDRAM 侧必须进行端接；同理，DQ 线由DDR3 SDRAM  颗粒侧输出，在控制器端必须进行端接；

参考资料：
1）一博科技 高速先生；

2）JESD79-3F（DDR3）；