verilog 易错知识点总结

更新中：

wire和reg的区别：

见此文档总结的比较好

1：always块中左侧的变量：

A note on wire vs. reg: The left-hand-side of an assign statement must be a net type (e.g., wire), while the left-hand-side of a procedural assignment (in an always block) must be a variable type (e.g., reg). These types (wire vs. reg) have nothing to do with what hardware is synthesized, and is just syntax left over from Verilog's use as a hardware simulation language.

一般地，always块中，左侧被赋值的是reg型的，assign语句左侧是wire型；

2：A模块内部的输入是wire型，输出是wire/reg型；例化模块A时候，输入是wire/reg，输出是接的是wire型；语法规范；

3：参数数定义位宽，在文件中定义可以，直接写WIDTH'd1,出错，可以在`define个.v包含，之后用`WIDTH引用；

4：

 （1）在always语句和initial语句中的赋值对象只能是reg类型，reg类型信号也只能在always语句和initial语句中被赋值，（2）所以，always、initial块外的赋值对象和连线用wire型信号，always、initial块内的赋值对象用reg型，（3）所有的always块和initial块同时执行；

5： 并行执行性：

并行执行，所有always块是并行的，表示这一拍的动作，里头的逻辑语句也是并行的；

initial块也是并行的，程序开始同时开始执行的；夏宇闻第三版79页

6:

always 块中的if 里头的for,是一拍一拍完成的，见我的收藏；

initial 块里头的for是一拍完成的，夏宇闻第三版79页

7 

tb中的中task做仿真测试任务，$finish来结束仿真，注意好设置好时钟多少;

8

always @(*)    A=B , 组合逻辑 和assign  A=B；区别在于A的类型不同；

9：

wire是一根线，不能存放数据，存放数据必须用reg，且reg需要用<=赋值，才可以使用，

除非在always（*）块的reg，可以用=；