verilog惯性时延

#verilog惯性时延分析

自己还没完全搞懂，先将几个正在参考的文章链接保存在这里，后面补充内容。（侵删）
参考的verilog教程：
https://www.runoob.com/w3cnote/verilog-time-delay.html
参考的其他大佬写的”Verilog 仿真事件中的延时分析“：
http://t.csdn.cn/QuRp0
参考的 建立时间和保持时间 的相关分析：
https://blog.csdn.net/wordwarwordwar/article/details/80160755

wire A,B;
wire #10 C=A&B；

这个写法，目前个人的理解，与其说是模拟了元件的响应时间，不如说是在原有组合逻辑的与门前加了一个时钟周期为10个时间单位的D触发器，所以输出会每隔10个时间单位刷新一下。
理解可能有问题，暂时还没完全搞懂。欢迎大佬们多多指导！