Modelsim 仿真 DDR2 IP核 测试 和自定义仿真平台搭建 IP核仿真

说明：本文分为两部分，第一部分仿真QuartusII自己生成的DDR2 example, 第二部分为添加自己写的tesetbench文件仿真DDR2

关键词：DDR2仿真、Modelsim

软件：Quartus II 15.0、ModelSim-Altera 10.3d

IP核：DDR2 SDRAM Controller with UniPHY v15.0

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目录

一、ddr2ip_example_design 仿真测试

1. 新建工程，添加 DDR2 IP 核，生成时如下图所示，按照默认提示会生成一个案例，接下来我们先运行生成案例的仿真。

2.  生成的 IP 核和 expample 文件目录如下图所示：

3. 其中README里边给出了具体的步骤，在这次的仿真中我们选择的是 Verilog 语言，VHDL步骤一样。

4. 打开 generate_sim_example_design.qpf 仿真工程。然后执行 generate_sim_vhdl_example_design.tcl 脚本文件

5. 打开 Modelsim 执行仿真文件

6. 结果（仿真挺慢的，慢的让你怀疑你操作那又有不对的，耐心等待吧），可以看一下截图上的仿真时间

二、搭建自己的 DDR2 仿真平台

1. 如同第一部分，我们首先需要在自己的工程中生成好 DDR2 的 IP 核和 example，文件目录如图

 2. 将生成IP核时产生的example目录中的run.do文件复制到我们的ddr2ip_sim\mentor中

 3. 写仿真文件，将example中的ddr2ip_example_sim.v复制到我们在步骤1提到的testbench文件夹，接下来将会在这个文件的基础上进行修改

4. 修改 Tcl 脚本文件

5. 修改run.do文件 （笔者暂时还没涉及到，就不在这里瞎指挥了，下边的截图来自参考文章）

6. 所有文件都添加好修改好以后，就可以进行仿真了（与第一部分步骤相同），打开Modelsim 然后change directory到自己的 mentor目录下，然后执行 “do run.do”

7. 漫长的等待之后。。。就可以看到波形了

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一、ddr2ip_example_design 仿真测试

1. 新建工程，添加 DDR2 IP 核，生成时如下图所示，按照默认提示会生成一个案例，接下来我们先运行生成案例的仿真。

2.  生成的 IP 核和 expample 文件目录如下图所示：

 

3. 其中README里边给出了具体的步骤，在这次的仿真中我们选择的是 Verilog 语言，VHDL步骤一样。

4. 打开 generate_sim_example_design.qpf 仿真工程。然后执行 generate_sim_vhdl_example_design.tcl 脚本文件

打开菜单栏 Tools -> Tcl Scripts

 

 

执行过程中可能需要等待几分钟。。。完成后提示如图所示。

5. 打开 Modelsim 执行仿真文件

 

根据 readme的提示，Change Directory 到  ddr2ip_example_design\simulation\verilog\mentor

 

然后执行 run.do 文件（在Modelsim窗口左下角）

6. 结果（仿真挺慢的，慢的让你怀疑你操作那又有不对的，耐心等待吧），可以看一下截图上的仿真时间

二、搭建自己的 DDR2 仿真平台

1. 如同第一部分，我们首先需要在自己的工程中生成好 DDR2 的 IP 核和 example，文件目录如图