静态时序分析的基本方法01

       时序分析的目的是验证设计是否符合规定时序约束下的性能要求，同时设计者基于时序分析的结果来决定如何在不满足时序要求的情况下进行时序性能改进。

       时序图

       静态时序分析中，数字逻辑电路首先转换成时序图的形式，再基于时序图来计算路径延迟的总和，如果所有的路径都满足时序约束和规范，那么就认为设计满足时序约束规范。

       生成时序图首先需要对要进行时序分析的设计进行逻辑电路到时序图的转换。时序图主要包括时序路径的逻辑节点、连接关系和主要输入输出端口。其中逻辑节点为设计中的逻辑单元；连接关系为设计中逻辑单元的输入输出关系；主要输入输出端口为设计的输入输出端口。

       如下图所示为一个逻辑电路，将各节点和输入输出端口进行标号，得到由逻辑电路图转换为时序图的中间结果。

       时序分析基于4种类型的时序路径进行时序分析，时序图中起点和终点可根据如下原则进行定义：

       1.时序图中起始点包括设计边界上数据输入端口、时序单元的数据输出端口和存储器数据输出端口这三类；

       2.时序图中终止点包括设计边界上数据输出端口、时序单元的数据输入端口和存储器数据输入端口这三类。

       基于以上原则，以上原则电路图转换成的时序图如下所示。

      完成基本的