STM32+4G模块与服务器通信

日落悬崖

已于 2024-01-17 21:44:46 修改

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文章标签：嵌入式硬件

于 2022-04-21 15:59:52 首次发布

本文链接：https://blog.csdn.net/lllmeimei/article/details/124323718

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在这里插入图片描述 ▬▬▬▬▬▶和宙4G模块◀▬▬▬▬▬

⚔️前言

本来采用的sim7600，但是体积太大，于是换了一款，AT指令大同小异,模块送了天线，需要自己准备SIM卡，全网通可用，物联网卡需要考虑卡片绑定。

⚔️外观

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⚔️功能指示图（来自商家文档），标号2接上天线即可

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⚔️引脚介绍（接供电+串口即可）

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⚔️上位机使用(选择端口，波特率115200）

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按下闪电发送指令

在这里插入图片描述

⚔️代码测试（已经通过）

拨号代码贴出，其实实现透传只需要这三行（不考虑检测指令正确性）

void wentouchuan(void)
{
u3_printf("AT");
delay_us(1000);
u3_printf("AT\+CIPMODE=1\r\n");
delay_us(1000);
u3_printf("AT\+CIPSTART\=\"TCP\",\"地址\",端口\r\n");
delay_us(1000);
}

⚔️工程获取

在这里插入图片描述 ▬▬▬▬▬▶工程获取点击下方◀▬▬▬▬▬

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SystemVerilog HVL：断言（System Verilog Assertion, SVA）介绍

Starry__的博客

03-25

1553

目录1. 断言在testbench扮演的角色自检机制功能覆盖2. 立即断言3. 并发断言验证环境中，对于数据的检查可以通过scoreboard实现，那么如何实现对协议的检查呢？ driver和monitor是基于某种时序进行激励驱动和采样的，所以就需要检验DUT的时序是否符合要求，这个是SVA断言的主要用途。 1. 断言在testbench扮演的角色对于测试平台testbench来说，它需要对DUT的功能进行验证，testbench的主要功能有激励产生、自检和功能覆盖三点。激励产生好说，就是driv

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【System Verilog and UVM基础入门22】SVA语法

TommiWei的博客

01-09

1136

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System Verilog 断言， SVA

最新发布

qq_33854057的博客

03-06

1031

SystemVerilog Assertion（SVA）是 SystemVerilog 硬件描述语言的一个重要扩展，它提供了一种形式化的方式来描述和验证硬件设计的属性和行为。断言是对设计属性的一种描述，它定义了在特定条件下设计应该满足的行为。如果在仿真或形式验证过程中，设计的行为不符合断言所定义的属性，那么断言就会失败，从而提示设计中可能存在的问题。例如，在一个简单的加法器设计中，我们可以使用 SVA 来断言：当两个输入信号有效时，输出信号应该等于两个输入信号之和。

【system verilog】SV Assertion 断言

飓风_数字IC验证的博客

11-05

7587

system Verilog assert 断言总结

systemverilog之断言

xiyieba的博客

06-17

1万+

SystemVerilog Assertion(SVA)–断言断言概述一言以蔽之:断言是设计属性的描述。如果一个在模拟中被检查的属性(property)不像我们期望的那样表现，那么这个断言失败。如果一个被禁止在设计中出现的属性在模拟过程中发生，那么这个断言失败。一系列的属性可以从设计的功能描述中推知，并且被转换成断言。这些断言能在功能的模拟中不断地被监视，从而可以得知设计的功能是否正确。断言是一个“观测员”，它可以观测程序的状态，但它不会改变代码本身。 SystemVerilog集成了断言并且能

System Verilog断言

qq_40268672的博客

12-06

3173

断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列的故障上会产生警告或者错误提示。断言用来检查模拟序列行为或者激励生成的正确性，断言作为功能验证的一种重要手段，可以脱离测试用例而覆盖测试点，所以断言覆盖率可以是功能覆盖率的一部分，完善的断言能为全面的功能覆盖率尺度打下良好的基础。断言两个重要的时间点：采样时刻和匹配时刻，断言在 preponed 域采样，在observed 域执行检查

SystemVerilog中的断言(Assertion)

qq_40263454的博客

04-07

3670

1.简介SystemVerilog断言（SVA）主要是用于验证设计的行为，其主要功能有两点：在特定条件或事件序列的故障上生成警告或错误；收集功能覆盖率的数据。2.立即断言（Immediate Assertion）立即断言执行时如同过程语句，她在程序执行到这个程序块使立即执行，并且可以结合$fatal，$error，$warning和$info函数给出不同级别的消息提示。断言比if语句更加紧凑，且断言里面的逻辑跟if语句是相反的。设计者应该期望括号内的表达式为真，否则输出一个错误。

第2章 SystemVerilog断言

zzgnew的博客

06-27

2719

第2章 SystemVerilog断言 XtremeDV2018-04-19 17:42:065026收藏15 分类专栏：SVAsystem verilogSystemVerilog Assertions 2.1什么是断言？一个断言是一个检查你设计的规范，你要确保永不违反。如果规范被违反，您希望看到失败。下面给出一个简单的例子。每当FRAME_无效（即变为高）时，最后数据相位（LDP_）必须被置位（即变为低）。这种检查对于纠正给定接口的功能是必不可少的。 SVA语言被...

【systemverilog】学习笔记--断言篇

跛子拜的博客

03-23

880

【systemverilog】学习笔记--断言篇断言1：判断信号值断言1：判断信号值 CHECK_VALUE : assert property ( @(posedge clk) disable iff(!rst_n) \\屏蔽复位前的不定态 (a !== 1'bx) ) else $fatal ("ERROR : detected a X value !! \n"); ...

sva_lab_systemverilog语法_svalab_systemverilog_sva_systemverilog_源

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SystemVerilog是一种强大的硬件描述语言（HDL），用于系统级设计、验证以及...通过"sva_lab"这样的资源，学习者能够全面掌握SystemVerilog的基本概念、语法结构以及断言的使用，从而在数字系统设计领域建立坚实的基础。

systemverilog 断言手册

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本书描述了assertion的基本语法及用途，相信会给你带来些许帮助！

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SystemVerilog断言(SVA)详解与应用

- 使用SVA语法编写断言，描述期望的行为。 - 在仿真环境中集成断言，监控设计行为。 - 收集功能覆盖数据，评估验证完整性。 - 调整和优化断言，确保覆盖所有可能的异常情况。综上，SystemVerilog断言提供了...

【IC验证】systemverilog_断言

weixin_47730622的博客

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本文基于systemverilog(UVM)对断言（assertion）进行了详细的介绍，举例说明了常见的断言语法，并基于APB给出断言实例。

system verilog断言学习笔记

weixin_42160732的博客

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systemverilog断言简介形式验证第3章

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本章节介绍了用于形式验证的sva语言，可能不够完整，但对于初学者来说，足够去了解这么写checker。

[SVA知识点一]: System verilog 断言(assert)的基本介绍

Jjh199611的博客

07-12

9176

断言（System Verilog Assertion 简称SVA）可以被放在RTL设计或验证平台中，方便在仿真时查看异常情况。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列出现异常情况，发生故障时，会产生警告或者错误提示。