本文提供了2023年小米SOC芯片开发笔试的C卷试题解析，涵盖单选、多选和填空题，涉及stdcell阈值、异步reset、功耗、FIFO设计等多个数字IC设计关键知识点，适合准备IC设计面试的求职者复习。
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题目背景
- 笔试时间：2022.08.13
- 应聘岗位：SOC芯片开发工程师
- 笔试时长：90min
- 笔试平台：赛码网
- 题目类型：单选题（15道），多选题（10道），填空题（5道）
题目评价
- 难易程度：★★☆☆☆
- 知识覆盖：★★★★☆
- 超纲范围：☆☆☆☆☆
- 值得一刷：★★★★☆
文章目录
- 单选题 2分
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- 1 以下关于stdcell阈值的说法，正确的是
- 2 以下关于异步reset的说法，错误的是
- 3 SDC中针对模块output delay (-max)的约束，假设时钟频率是100MHz，模块外delay是6ns，不考虑clock treel以及OCV等其他影响，则set_output_delay -max中的数值应该是
- 4 关于单bit信号异步过域方法，描述正确的是
- 5 DDRx的数据传输在时钟的上下边沿；假定8bit DDRx颗粒接口时钟频率是1066MHz,则其理论带宽是多少MByte/s
- 6 以下关于stdcell驱动能力的说法，错误的是
- 7 关于功耗的描述，正确的是
- 8 关于多bit信号异步过域方法，描述错误的是
- 9 以下哪些手段，不可以消除timing path的setup违例
- 10 以下哪些手段，可以消除timing path的hold违例
- 11 异步FIFO设计注意事项表述中，以下说法错误的是
- 12 以下关于异步过域引起的亚稳态的说法，错误的是
- 13 关于异步FIFO,以下说法错误的是
- 14 使用异步FIFO时，若两侧时钟频率相同(异步关系)，过域数据紧密排列，则FIFO深度至少是多少才能不影响性能
- 15 关于FIFO,以下说法正确的是
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- 多选题
- 填空题
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- 1 使用同步FIFO时，写入侧的速率是每100个clock写入50个数据，读出侧的速率是每50个clock读取25个数据，要保证溢出(上溢)不会发生，FIFO深度至少应该是（）
- 2 已知某个模块的最长关键路径data path delay (上一级DFF Q到下级DFF D端)为6ns, DFF的CP->Q是2ns, DFF的setup是2ns, hold是1ns,不考虑clock skew和OCV等其他影响因素，则该模块的最大工作时钟是__ MHz
- 3 APB总线完成一次读或写访问， 至少需要__个apb clock cycle
- 4 已知某系统中的一个AXI master,总线位宽是64bit,最大burst length是16, outstanding能力是16, 发起一次ddr读访问的latency 512clock cycle,该系统只有一个时钟， 频率是100MHz。则该master能达到的最大总线带宽是____MB
- 5 AXI4总线包括____个 独立transaction channel
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说明：小米的数字芯片设计岗位有三套卷子：《多媒体芯片设计》、《通讯芯片设计》、《SOC设计》，这套是《SOC设计》
单选题 2分
1 以下关于stdcell阈值的说法，正确的是
- A SVT比HVT速度快
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