回到首页：2023 数字IC设计秋招复盘——数十家公司笔试题、面试实录
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题目背景
- 笔试时间：2022.09.09
- 应聘岗位：数字IC设计
- 笔试时长：60min
- 笔试平台：华为时习之平台
- 题目类型：单选题（30道）、多选题（10题）
题目评价
- 难易程度：★★★★☆
- 知识覆盖：★★★★☆
- 超纲范围：★☆☆☆☆
- 值得一刷：★★★★☆
文章目录
- 单选题
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- 1 下列选项中() 不是veriog HDL的关键字
- 2 一个16选1的onehot数据选择器，其地址输入(选择控制输入)端有几个
- 3 下面这段代码，vld为0, data_i 在翻转时，乘法器不产生动态功耗:
- 4 下列说法正确的是
- 5 描述时序逻辑时，只有if条件分支没有else分支有助于综合(Desgn Compile, DC)自动插icg
- 6 以下逻辑正确
- 7 将逻辑通过CLK Gate方式引入CK路径中，可以减少D端逻辑的路径时延
- 8 I2C器件中，7bit模式的器件和10bit地址模式的器件，可以连接到同一个2C总线中?
- 9 下面代码c、b信号每个时钟周期都相同
- 10 哪种调度算法实现的逻辑资源最少
- 11 从静态时序分析的角度考虑，时钟的时序特性主要是指那三点?
- 12 电源门控可以有效的同时降低静态功耗和动态功耗
- 13 以下低功耗措施中，哪种不是降低电路翻转率的方法?
- 14 分析下面的一段程序，正确的打印结果是
- 15 对于SV的每一个class, SV会创建一个默认的new函数来分配内存并初始化变量；在默认情况下，SV将二值变量和四值变量的值初始化为0；
- 16 逻辑函数化简[Y=ABCD'+ABD+BCD'+ABC+BD+BC'].结果为
- 17 有关formality 以下说法不正确的是?
- 18 以下代码执行完后e_a/e_c的值分别是
- 19 操作数隔离技术主要降低时序逻辑的功耗。
- 20 CPU Load访问L1 Cache hit平均时延为2 cycle, Miss率为5%，L2 Cache hit平均时延为40-cycle;假设 L2 cache Hit率为100%，100个Load指令的平均时延是多少
- 21 在DC综合中，会进行DRC、速度，面积和功耗的优化，关于DC优化的优先级，在DC工具默认的情况下，以下说法正确的是
- 22 对于一个millbox邮箱变量，如果想要从mailbox中无阻塞的获取一个数据，可以使用的方法是
- 23 关于下面约束，说法正确的是() constraint ST { (a==0) -> (b==0) }
- 24 Verilog语法中，a=3'h2 ,b=3'h4.表达式(a+b<<2)的值为()。
- 25 总线QoS (Quality of Service)主要是为了提升系统的哪个特性?
- 26 在SystemVerilog中，函数(function) 可以调用任务(task) 。
- 27 如果a,b,c是三个不同的8比特one-hot编码，且d[7:O]=a^b^c, 那么如果按奇校验方式给d[7:O]计算一个奇偶校验位，则该奇偶校验位为
- 28 一个多维数组定义如下: bit[X][M] test array[Z][Q]; 针对数组一个具体元素 test_array[index1][index2][index3][index4]，index1，index2，index3，index4索引X、Y、Z、Q的顺序是
- 29 图中，从DC和PT的角度出发，共有多少条reg到reg的path?
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- 多选题
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- 30 以下哪个总线接口可以支持异步全双工模式?
- 31 DCG相对DC的优势有如下哪些
- 32 常见的SOC片内总线互联拓扑结构有?
- 33 如下关于同步FIFO描述正确的是
- 34 以下关于时钟门控的说法，正确的是()
- 35 下列方法对提升系统时钟频率有帮助的有:
- 36 CLKA时钟域的单bit信号，没有做同步处理直接被CLKB时钟采样的话会出现哪些值?
- 37 在数字电路设计时，为了保证电路的可测性(一般用于debug)，下列哪些项可以作为调试信息
- 38 在STA分析中，下列选项中哪些时钟特性需要考虑的()
- 39 UVM中uwm_objeat, uvm_compnent区别
- 40 降低电路翻转率常用方法有:
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单选题
1 下列选项中() 不是veriog HDL的关键字
- A. tri
- B. for
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