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ANTennaaa
这个作者很懒,什么都没留下…
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FPGA仿真 modelsim No Design Loaded
千奇百怪的bug中,最可怕的是不报错的bug,你又不知道哪里有问题。在此把本鸟踩坑经验分享一下。电脑运行太慢,软件还没加载完!说来可笑,可是我今天就被困扰了一天,刚才多等了几十秒才出来…所以,确定程序和软件设置没问题的前提下,耐心等一会,说不定奇迹会出现…首先我想大家已经看过了这篇文章:modelsim 居然 error loading design?...原创 2020-06-22 22:34:40 · 3577 阅读 · 2 评论 -
FPGA学习第七课 状态机设计
FPGA实现一段状态机,检测序列“Hello”看过数电,大概知道状态机是怎么回事,今天又把概念强化了一下。在本教程中,要使用状态机检测某一个规定的数据流“Hello”。每一个ASCII都是8位的。给出代码Hello.vmodule Hello(clk, rst_n, data, led); input clk; // 50M input rst_n; // 低电平复位 input [7:0]data; output reg led; // 寄存器输出 loca.原创 2020-06-19 22:21:25 · 306 阅读 · 0 评论 -
FPGA学习第六课 阻塞赋值与非阻塞赋值
=1. 概念https://www.cnblogs.com/xgcl-wei/p/9059789.htmlFPGA实现赋值时,会由于器件原因造成延迟。举例来讲:我们要计算out=a+b+cout=a+b+cout=a+b+c为了体现本节的效果,这里增加计算过程,首先定义一个中间变量ddd,使得d=a+bd=a+bd=a+boutoutout就可以写成out=d+cout=d+cout=d+c其中a、b、ca、b、ca、b、c都是1位的数据,out最大值是3,因此设为2位的。仿真结果如..原创 2020-06-18 21:37:13 · 611 阅读 · 0 评论 -
FPGA学习第五课 计数器级联的一些问题
使用BCD计数器有一些好处,比如在使用数码管显示的时候,可以节省逻辑资源使用。如果使用一般方法,需要把一个很大的数分成百、十、个位数来进行显示,需要进行若干次取余、除法计算,消耗更多的逻辑元件。BCD方式则每个计数器就单独记录一位了。本节从一个基本的计数器构建开始讲起,然后搭建一个BCD 3位计数器级联的计数器。这里总结一下需要注意的问题:进位问题如果使用时序逻辑方式进位,需要格外小心进位逻辑对不对。比如,在低位的计数器为9时产生一个进位,看上去是没有问题的,但实操后会发现十位数、..原创 2020-06-11 22:04:34 · 1732 阅读 · 0 评论 -
FPGA学习第四课 使用IP核
本篇内容:ip核开发实例计数器级联开发环境 Quartus 15 + modelsim se 10一种推荐的开发方式,是使用IP核,使我们可以直接使用写好的模块,缩短开发周期。与此同时,这些模块还可以提供更好的性能(何乐而不为)。使用IP核首先说一下我一开始遇到的问题,也是为大家提供一点经验(避坑)参考。在我使用的版本中,没有找到教程里面添加IP核的入口。查找资料未果(可能和我之前查资料的方式有关,之前我一直在找教程里的入口在哪里,而没有直接查如何添加IP核,现在私以为是版本原创 2020-06-08 11:21:11 · 1258 阅读 · 0 评论 -
FPGA学习第三课 使用计数器
目标:实现LED 1s为周期闪烁创建工程以及仿真步骤不再赘述,详见上一篇 FPGA学习第二课 这里直接给出代码和结果首先写一下学习本课所遇到的问题(1)注意宏定义语法 ,后面没有分好(2)无论是代码文件还是testbench文件,module名称都必须和文件名一致,否则会报错代码文件counter_LED_flash.v/*Env AC620Quartus II*/// 设计输入module counter_LED_flash(clk50M, Rst_n, l..原创 2020-05-09 23:44:31 · 420 阅读 · 0 评论 -
初学Verilog HDL语法出现的问题
宏定义 `define clock_period 20 // 时钟周期注意前面的 ` 是键盘左上角的,而且后面没有分号,如果加了分好会报错!原创 2020-05-09 23:13:40 · 553 阅读 · 0 评论 -
FPGA芯片对应的软件支持版本
拿到FPGA后,首先就是创建编程环境,由于不同版本软件对硬件的支持不同,这里给出不同型号FPGA所需的软件版本…Altera产品系列 所需软件 Quartus II参见https://fpgasoftware.intel.com/devices/...原创 2020-05-04 19:58:12 · 591 阅读 · 0 评论 -
第一个FPGA仿真实例
之所以还在这里记录,是因为有很多问题,折腾了好久才出来结果。开发环境 Quartus 15 + modelsim se 10出现的问题:1. Quartus 里面simulation - tool name仿真器的选择是灰色的(下图是修复好的)解决办法:新建一个项目 。不过之前那个为啥是灰色的至今不明白2. 使用modelsim se仿真环境,而非modelsim-altera,...原创 2020-05-05 16:53:49 · 888 阅读 · 0 评论 -
FPGA学习第二课 实现3-8译码器
B站小梅哥学习笔记本篇将给出完整的工程创建过程,另外给出所有的代码,其中包含必要的注释,可以用于学习Verilog HDL语法。decoder.v/*3-8译码器*/module decoder(a,b,c,out); // 括号里面是端口列表 ABC三个输入 一个输出 input a; // 输入端口A input b; input c; outpu...原创 2020-05-05 23:13:18 · 1437 阅读 · 0 评论