FPGA学习第七课 状态机设计

• FPGA实现一段状态机，检测序列“Hello”

1. 看过数电，大概知道状态机是怎么回事，今天又把概念强化了一下。在本教程中，要使用状态机检测某一个规定的数据流“Hello”。每一个ASCII都是8位的。

2. 给出代码

Hello.v

module Hello(clk, rst_n, data, led);
	input clk;  // 50M
	input rst_n; // 低电平复位
	
	input [7:0]data;  
	output reg led; // 寄存器输出
	
	localparam  // 参数化设计 无法在外部使用  以前使用parameter
		CHECK_H = 5'b0_0001,  // one hot编码 每个都有唯一的表示  
		CHECK_e = 5'b0_0010,
		CHECK_la = 5'b0_0100,
		CHECK_lb = 5'b0_1000,
		CHECK_o = 5'b1_0000;
	
	// 定义状态 寄存器
	reg [4:0]state;
	
	// 编写状态机逻辑   首先学习一段状态机
	always@(posedge clk or negedge rst_n)
	if(!rst_n) // 复位按下，清零
		begin
			state <= CHECK_H;  // 复位的时候就等待H
			led <= 1'b1;
		end
		
	else begin
		case(state)
			CHECK_H:  
				if(data == "H")  // 首先检测“H”
					state <= CHECK_e;
				else	
					state <= CHECK_H;   // else 里面是下一个等待检测的状态，所有不满足完整Hello的序列都需要从H开始
					
			CHECK_e:
				if(data == "e")
					state <= CHECK_la;
				else
					state <= CHECK_H;
					
			CHECK_la:
				if(data == "l")
					state <= CHECK_lb;
				else
					state <= CHECK_H;
					
			CHECK_lb:
				if(data == "l")
					state <= CHECK_o;
				else
					state <= CHECK_H;
					
			CHECK_o:
				if(data == "o")  // 成功检测到Hello序列
					begin
						led <= ~led; // 满足之后 toggle LED
						state <= CHECK_H; // 满足完整的Hello序列之后，也要继续从H开始检测
					end
				else
					state <= CHECK_H;
					
			default: // 因为我们使用ont hot编码，有很多其他的状态，一旦发生，也要回到CHECK_H
				state <= CHECK_H;
			
		endcase
		
	end
	
endmodule

Hello_tb.v

`timescale 1ns/1ns
`define clock_period 20

module Hello_tb;
	
	// 激励信号
	reg clk;
	reg rst_n;
	
	reg [7:0]ASCII;
	
	// 输出
	wire led;
	
	Hello h0(
		.clk(clk), 
		.rst_n(rst_n), 
		.data(ASCII), 
		.led(led)
	);

	// 时钟相关
	// 初始化时钟
	initial clk = 1;
		
	// 产生时钟
	always#(`clock_period/2) clk = ~clk;

		
	// 运行相关
	initial begin
		rst_n = 0;  // 处于复位状态
		ASCII = 0;
		#(`clock_period*100);
		
		rst_n = 1; // 抬起复位 开始工作
		#(`clock_period*100);
		
		forever begin  // 一直循环
			ASCII = "I";
			#(`clock_period);
			ASCII = "m";
			#(`clock_period);
			
			ASCII = "A";
			#(`clock_period);
			ASCII = "N";
			#(`clock_period);
			ASCII = "T";
			#(`clock_period);
			
			ASCII = "H";
			#(`clock_period);
			ASCII = "e";
			#(`clock_period);
			ASCII = "l";
			#(`clock_period);
			ASCII = "l";
			#(`clock_period);
			ASCII = "o";
			#(`clock_period);
			
		end
		
	end
	
endmodule

3. 实验现象
   前仿真（非 门级仿真）
   
   可以看到led变量在Hello的o之后的上升沿立即响应，进行了翻转，由高电平跳到低电平。实际上，门级仿真还会出现延迟，翻转出现在下一个上升沿之后！

4. 软件使用技巧总结
   在modelsim中，点击左下角箭头所指的地方，可以简化逻辑变量的表示，去掉一些路径，更加简洁！
   

哦 这一节真的是无痛，瞄了一眼按键消抖就100多分钟了。今天是休息的一天，剩下的明天再说吧！

参考&致谢
小梅哥FPGA