基于FPGA的FIFO时序实现

FIFO原理

1.概念

FIFO是“先进先出”（First In First Out）的缩写，在FIFO队列中，先进入队列的数据项也会先被取出，即最先进入队列的元素先出队列，最后进入队列的元素最后出队列。

2.使用细节
FIFO 和 RAM 的共同点在于都能存储数据、都有控制写和读的信号；不同点在
于 FIFO 没有地址，所以不能任意指定读取某一个数据，数据只能按照数据输入
的顺序输出，即先入先出，并且读写可以同时进行。

如果数据把 FIFO 的深度写满了，数据将不能再进去，也不会覆盖原有的数据；
读 FIFO 的数据也只能读一遍，读完一遍 FIFO 就空了，需要再往 FIFO 写数据才能
读出新数据，否则读出的数据一直是最后一次读 FIFO 时的数据。

FIFO IP核详解

第一步生成IP核

接下来配置IP核相关系数