从零开始的FPGA学习4-比较器、全加器

比较器

原理

注:这里的比较器引入了时钟,更丰富。
在这里插入图片描述
引脚说明:
A、B:输入信号,位宽为2
CLK:时钟输入
RST:为0时比较器正常工作,为1时复位
AGTB :当 A>B 时,其值为 1,否则为 0
AEQB :当 A=B 时,其值为 1,否则为 0
ALTB : 当 A<B 时,其值为 1,否则为 0

代码

module lab(
    input [1:0]A,B,
    input clk,
    input RST,
    output reg AGTB,AEQB,ALTB=0
    );
    always@(posedge clk or negedge RST )
        begin
            if(~RST)
                begin
                    AGTB<=0;      //时序逻辑用阻塞赋值,always块中被赋值的要为reg型
                    AEQB<=0;
                    ALTB<=0;
                end
            else if(A>B)
                begin
                    AGTB<=1;
                    AEQB<=0;
                    ALTB<=0;
                end
            else if(A==B)
                begin
                    AGTB<=0;
                    AEQB<=1;
                    ALTB<=0;
                end
            else
                begin
                    AGTB<=0;
                    AEQB<=0;
                    ALTB<=1;
                end
            
        end
endmodule

仿真

module Test();
    //input
    reg [1:0]A,B;
    reg clk;
    reg RST;
    //output
    wire AGTB,AEQB,ALTB;
    initial
        begin
            clk=0;
            RST=1;
            A=0;
            B=0;
            #120
            A=2'b00;
            B=2'b11;
            #100
            A=2'b01;
            B=2'b01;
            #100
            A=2'b10;
            B=2'b01;
            #100
            RST=0;
            #100
            RST=1;
            A=2'b11;
            B=2'b10; 
        end
    always #50 clk=~clk;
    
    lab test(
    .A(A),
    .B(B),
    .clk(clk),
    .RST(RST),
    .AGTB(AGTB),
    .AEQB(AEQB),
    .ALTB(ALTB)
    );

endmodule

波形图

在这里插入图片描述

全加器

真值表

在这里插入图片描述
全加器其实就是考虑到进位的加法器。Cin为前进的进位输入,Cout为输出给后一级的进位。Sum为和。

代码

module lab(
    input A,B,Cin,
    output reg Cout,Sum
    );
    always @(A or B or Cin)
        begin
            {Cout,Sum}=A+B+Cin;
        end
    
endmodule

仿真

module Test();
    //input
    reg A,B,Cin;
    //output
    wire Cout,Sum;
    initial
        begin
             A=0;
             B=0;
             Cin=0;
             
        end
    always #20 Cin=~Cin;
    always #40 B=~B;
    always #80 A=~A;
    
    
    
    lab test(
    .A(A),
    .B(B),
    .Cin(Cin),
    .Cout(Cout),
    .Sum(Sum)
    );

endmodule

波形图

在这里插入图片描述

RTL图:

在这里插入图片描述

结束语

目前写的示例,应该是最最基础的,大部分为简单组合逻辑设计。下一阶段计划开始学习时序逻辑,包括D触发器、计数器、任意整数分频器、状态机等等。虽然CSDN上学习硬件编程的人好像不多,我也想把这个过程记录下来,每天进步一小点!

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U-net是一种常用的神经网络架构,用于图像分割任务。它的设计灵感来自于医学图像分割任务,其中需要将影像中的不同组织和器官分离出来。U-net具有类似于编码器-解码器的结构,可以有效地从输入图像中提取特征并生成分割结果。 以下是从零开始学习U-net的步骤: 1. 了解U-net的基本架构 U-net主要由编码器和解码器两部分组成。编码器部分可以将输入图像转换为低维特征表示,而解码器部分可以将这些特征重构成与原始图像相同大小的分割结果。在这个过程中,U-net使用了跳跃连接来将编码器和解码器之间的特征相互联系起来,从而提高了分割结果的准确性。 2. 了解U-net的损失函数 U-net的损失函数通常使用交叉熵损失函数或Dice系数作为评估指标。交叉熵损失函数用于计算预测分割结果和真实分割结果之间的距离,而Dice系数则用于评估预测分割结果和真实分割结果的重叠程度。 3. 准备数据集 在开始训练U-net之前,需要准备一个图像分割数据集。这个数据集应该包含许多带有标签的图像,其中每个像素都被标记为属于哪一类。通常,数据集的大小越大,U-net的性能就越好。 4. 构建U-net模型 使用Python和Keras等深度学习框架,可以很容易地构建U-net模型。在编写代码时,需要定义模型的输入和输出大小,并设置模型的损失函数和优化器。 5. 训练模型 使用准备好的数据集来训练U-net模型。在训练过程中,需要使用适当的超参数和正则化技术来避免过拟合。同时,可以使用交叉验证技术来评估模型的性能,并对模型进行优化。 6. 测试模型 在训练完成后,可以使用测试集来测试U-net模型的性能。在测试过程中,需要将测试图像输入到模型中,并将输出与真实分割结果进行比较。如果模型的性能不够好,可以通过调整超参数或增加数据集来进行改进。 总之,学习U-net需要一定的深度学习基础和编程经验。通过以上步骤,可以逐步掌握U-net的基本知识和技能,并使用它来处理图像分割任务。

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