从零开始的FPGA学习6-计数器 加法计数器 原理 代码 仿真 波形 RTL 减法计数器 原理 代码 仿真 波形 RTL 结束语 加法计数器 原理 每次时钟脉冲信号 clk 为上升沿时, 计数器会将计数值加 1。下图为模4计数器。 代码 module lab( input clk, output reg [3:0]Q=0 //模16计数器 ); always @(posedge clk) begin