从零开始的FPGA学习5-同步复位D触发器、异步复位D触发器

原理

同步复位的 D 触发器

  同步复位的 D 触发器中的“同步”是和工作时钟同步的意思，也就是说，当时钟的上升沿（也可以是下降沿，一般习惯上为上升沿触发）来到时检测到按键的复位操作才有效，否则无效。
  如图 14-5 所示最右边的三根红色的竖线表达的就是这种效果，sys_rst_n 被拉低后 led_out 没有立刻变为 0，而是当 syc_clk 的上升沿到来的时候 led_out 才复位成功，在复位释放的时候也是相同原因。

异步复位的 D 触发器

  异步复位的 D 触发器中的“异步”是和工作时钟不同步的意思，也就是说，寄存器的复位不关心时钟的上升沿来不来，只要有检测到按键被按下，就立刻执行复位操作。
  如图14-6 所示最右边的两根红色的竖线表达了这种效果，sys_rst_n 被拉低后 led_out 立刻变为0，而不是等待 syc_clk 的上升沿到来的时候 led_out 才复位，而在复位释放的时候 led_out不会立刻变为 key_in 的值，因为还要等待时钟上升沿到来到时才能检测到 key_in 的值，此时才将 key_in 的值赋值给 led_out。

特点

• 相比于组合逻辑电路来讲，对于电路中产生的毛刺有着极好的屏蔽作用，如上图中间位置的一组红色竖线所示，是我们模拟在干扰情况下产生的毛刺现象，因为时序电路只有在沿到来时才检测信号是否有效，所以在两个上升沿之间的毛刺都会被自然的过滤掉，可以大大减少毛刺现象产生的干扰，提高了电路中数据的可靠性。
• 时序电路还有一个特点，就是“延一拍”的效果。上面两个图最左边的一组红色竖线所表达的就是这个现象。
• 当表达时序逻辑时如果时钟和数据是对齐的，则默认当前时钟沿采集到的数据为在该时钟上升沿前一时刻的值；当表达组合逻辑时如果时钟和数据是对齐的，则默认当前时钟沿采集到的数据为在该时钟上升沿同一时刻的值。

代码