从零开始的FPGA学习16-DDR3

简介

DDR

逻辑Bank（L-Bank），DDR3 SDRAM 内部并不是一个全容量的 L-Bank，而是分割为若干个 L-Bank，目前大多为 4 个。

AXI4

AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点：
1、总线的地址/控制和数据通道是分离的；
2、支持不对齐的数据传输；
3、支持突发传输，突发传输过程中只需要首地址；
4、具有分离的读/写数据通道；
5、支持显著传输访问和乱序访问；
6、更加容易进行时序收敛。

AXI4 协议支持以下三种类型的接口：
1、AXI4：高性能存储映射接口。
2、AXI4-Lite：简化版的 AXI4 接口，用于较少数据量的存储映射通信。
3、AXI4-Stream：用于高速数据流传输，非存储映射接口。

AXI4 协议支持突发传输，主要用于处理器访问存储器等需要指定地址的高速数据传输场景。
AXI-Lite 为外设提供单个数据传输，主要用于访问一些低速外设中的寄存器。
AXI-Stream 接口则像 FIFO 一样，数据传输时不需要地址，在主从设备之间直接连续读写数据，主要用于如视频、高速AD、PCIe、DMA 接口等需要高速数据传输的场合。

AXI4 接口，它由五个独立的通道构成：
1、读地址
2、读数据
3、写地址
4、写数据
5、写响应

在一个读传输过程中，主机首先在读地址通道给出读地址和控制信号，然后从机由读数据通道返回读出的数据。另外我们需要注意的是，这是一次突发读操作，主机只给出一个地址，从该地址连续突发读出四个数据。
主机在写地址通道给出写地址和控制信号，然后在写数据通道连续突发写四个数据。从机在接收数据之后，在写响应通道给出响应信号。

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