本文介绍了异步FIFO在FPGA中的实现，重点讨论了如何利用格雷码减少毛刺，降低错误概率。文章详细讲解了指针设置、格雷码的特性及其在异步FIFO中的应用，以及如何生成写满/读空信号，同时涉及跨时钟域处理和双口RAM配置。
异步FIFO实现（FPGA）
最近刷牛客网的Verilog的题目。有一道题挺有意思的，就是异步FIFO的实现，有一点自己的想法就想着写一篇blog了。
异步FIFO
异步就是指读写时钟独立，读操作在读时钟域，写操作在写时钟域。学习过数据结构之后了的话大家应该都明白FIFO其实就是先进先出的一个存储结构。这里就不多赘述了。
接口结构
我们直接看异步FIFO的结构
先看中间的双口ram，同样的是读写独立。如果要实现FIFO结构，就要注意指针结构的设置，同时由于读写独立，要注意读指针和写指针，同时还要产生写满和读空的信号，才能使得FIFO正常工作。
指针设置
我们假设要设计的FIFO深度为16，我们传统的想法都是直接使用四位寄存器来分别生成读/写指针。
也就是如下的结构：
0000——0001——0010——0011——0100——0101——0110——0111——1000——1001——1010——1011——1100——1101——1110——1111——0000
这样子的循环结构，但是呢，因为我们需要生成写满和读空信号，需要把读时钟域同步到写时钟域（生成读空时则相反）；在进行同步时，上文的传统的二进制的指针结构可以看见当从上一个地址变化都下一个地址时，变化的位数是从1到4位不止，那么我们会导致同步之后的地址，并不是正确的地址，比如0111到1000，四位全都发生变化了，这样很容易产生毛刺信号，出错的概率特别大，所以我们需要寻找一种新的编码方式，能够减少毛刺，降低出错概率。
格雷码
根据数电知识，我们找到了格雷码。格雷码有两个很有趣的特性就是，相邻的两个码组仅仅只有一位二进制数不同还有格雷码是对称码那么我们是不是可以将这个东西应用到我们的指针中呢？
我们以4位格雷码来举例。那么我们怎么将二进制的码组转换成为格雷码呢，其实是比较简单的
对n位二进制的码字，从右到左，以0到n-1编号
如果二进制码字的第i位和i+1位相同，则对应的格雷码的第i位为0，否则为1（当i+1=n时，二进制码字的第n位被认为是0，即第n-1位不变）
用公式来表示呢，则是
其实是很容易通过Verilog实现的，直接将需要转换的二进制码右移一位就可以实现。
wire [ADDR_WIDTH:0] waddr_gray;
wire [ADDR_WIDTH:0] raddr_gray;
assign waddr_gray= waddr_bin ^(waddr_bin>>1);
assign raddr_gray= raddr_bin ^(raddr_bin>>1);
wadd_bin是二进制编码的写地址，waddr_gray是格雷码编码的写地址。
写满/读空信号的生成
常见异步FIFO里，写满/读空信号的生成，我们首先可以想到，当读指针与写指针相同，则为读空。那怎么生成写满信号呢，我们可以想象一下，假如FIFO写满，是不是意味着写指针套了读指针一圈呢。假设我们采用二进制作为指针编码格式，那么我们可以扩展多一位用来区别读空和写满这两种状态。
利用格雷码的特性
但是像我们前面所说的二进制编码的缺点，同时扩展多一位增加资源消耗也不是我们的目的。我们仍然采用格雷码，并且格雷码区分读空和写满也有它的优势。
我们将0-7和8-15划分开来，像我们前面所说的对称性就可以很好地体现出来了。举个例子0与8仅仅是最高位不同而其余位不同，7与15也是。这与我们的写满/读空信号是不是不谋而合呢！通过利用格雷码的特性，我们就可以很简单的区分开来！
跨时钟域处理
但是我们是不能直接在不同时钟域进行处理的，具体原因可以自己想象一下在不同的时空去比较同一件事，结果怎么可能会是正确的呢。
我们这里将读/写指针跨时钟域同步，打两拍之后再进行处理。
//读写指针跨时钟域同步，打两拍
reg [ADDR_WIDTH:0] wpnt_d0;
reg [ADDR_WIDTH:0] wpnt_d1;
reg [ADDR_WIDTH:0] rpnt_d0;
reg [ADDR_WIDTH:0] rpnt_d1;
always@(posedge rclk or negedge rrstn)
begin
if(!rrstn)
begin
wpnt_d0<='d0;
wpnt_d1<='d0;
end
else
begin
wpnt_d0<=wpnt;
wpnt_d1<=wpnt_d0;
end
end
always@(posedge wclk or negedge wrstn)
begin
if(!wrstn)
begin
rpnt_d0<='d0;
rpnt_d1<='d0;
end
else
begin
rpnt_d0<=rpnt;
rpnt_d1<=rpnt_d0;
end
end
根据我们上面说的格雷码的对称特性，就可以获得写满/读空信号了。直接使用assign语句就可以实现。
//生成写满读空信号
assign wfull= (wpnt=={~rpnt_d1[ADDR_WIDTH:ADDR_WIDTH-1'b1],rpnt_d1[ADDR_WIDTH-2'd2:0]});
assign rempty=(rpnt==wpnt_d1);
配置dual_ram
这里例化的ram是前面已经写过的东西，就不再多说实现了。原理是比较简单的。
module dual_port_RAM #(parameter DEPTH = 16,
parameter WIDTH = 8)(
input wclk
,input wenc
,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。
,input [WIDTH-1:0] wdata //数据写入
,input rclk
,input renc
,input [$clog2(DEPTH)-1:0] raddr //深度对2取对数，得到地址的位宽。
,output reg [WIDTH-1:0] rdata //数据输出
);
需要自己生成wen与ren信号，直接将winc与wfull组合起来就可以得到。
总代码
`timescale 1ns/1ns
/***************************************RAM*****************************************/
module dual_port_RAM #(parameter DEPTH = 16,
parameter WIDTH = 8)(
input wclk
,input wenc
,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。
,input [WIDTH-1:0] wdata //数据写入
,input rclk
,input renc
,input [$clog2(DEPTH)-1:0] raddr //深度对2取对数，得到地址的位宽。
,output reg [WIDTH-1:0] rdata //数据输出
);
reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];
always @(posedge wclk) begin
if(wenc)
RAM_MEM[waddr] <= wdata;
end
always @(posedge rclk) begin
if(renc)
rdata <= RAM_MEM[raddr];
end
endmodule
/***************************************AFIFO*****************************************/
module asyn_fifo#(
parameter WIDTH = 8,
parameter DEPTH = 16
)(
input wclk ,
input rclk ,
input wrstn ,
input rrstn ,
input winc ,
input rinc ,
input [WIDTH-1:0] wdata ,
output wire wfull ,
output wire rempty ,
output wire [WIDTH-1:0] rdata
);
parameter ADDR_WIDTH= $clog2(DEPTH); //取2得位宽
//addr output生成普通二进制的地址
reg [ADDR_WIDTH:0] waddr_bin;
reg [ADDR_WIDTH:0] raddr_bin;
always@(posedge wclk or negedge wrstn)
begin
if(!wrstn)
waddr_bin<='d0;
else
begin
if(!wfull&&winc)
waddr_bin<=waddr_bin+1'b1;
end
end
always@(posedge rclk or negedge rrstn)
begin
if(!rrstn)
raddr_bin<='d0;
else
begin
if(!rempty && rinc)
raddr_bin<=raddr_bin+1'b1;
end
end
//生成格雷码地址与读写时钟域的指针
wire [ADDR_WIDTH:0] waddr_gray;
wire [ADDR_WIDTH:0] raddr_gray;
assign waddr_gray= waddr_bin ^(waddr_bin>>1);
assign raddr_gray= raddr_bin ^(raddr_bin>>1);
reg [ADDR_WIDTH:0] wpnt;
reg [ADDR_WIDTH:0] rpnt;//读指针
always@(posedge wclk or wrstn)
begin
if(!wrstn)
wpnt<='d0;
else
wpnt<=waddr_gray;
end
always@(posedge rclk or rrstn)
begin
if(!rrstn)
rpnt<='d0;
else
rpnt<=raddr_gray;
end
//读写指针跨时钟域同步，打两拍
reg [ADDR_WIDTH:0] wpnt_d0;
reg [ADDR_WIDTH:0] wpnt_d1;
reg [ADDR_WIDTH:0] rpnt_d0;
reg [ADDR_WIDTH:0] rpnt_d1;
always@(posedge rclk or negedge rrstn)
begin
if(!rrstn)
begin
wpnt_d0<='d0;
wpnt_d1<='d0;
end
else
begin
wpnt_d0<=wpnt;
wpnt_d1<=wpnt_d0;
end
end
always@(posedge wclk or negedge wrstn)
begin
if(!wrstn)
begin
rpnt_d0<='d0;
rpnt_d1<='d0;
end
else
begin
rpnt_d0<=rpnt;
rpnt_d1<=rpnt_d0;
end
end
//生成写满读空信号
assign wfull= (wpnt=={~rpnt_d1[ADDR_WIDTH:ADDR_WIDTH-1'b1],rpnt_d1[ADDR_WIDTH-2'd2:0]});
assign rempty=(rpnt==wpnt_d1);
//例化ram
wire wen;
wire ren;
wire [ADDR_WIDTH-1:0] waddr;
wire [ADDR_WIDTH-1:0] raddr;
assign wen = winc & !wfull;
assign ren = rinc & !rempty;
assign waddr=waddr_bin[ADDR_WIDTH-1:0];
assign raddr=raddr_bin[ADDR_WIDTH-1:0];
dual_port_RAM #(.DEPTH(DEPTH),
.WIDTH(WIDTH)
)dual_port_RAM(
.wclk (wclk),
.wenc (wen),
.waddr(waddr[ADDR_WIDTH-1:0]), //深度对2取对数，得到地址的位宽。
.wdata(wdata), //数据写入
.rclk (rclk),
.renc (ren),
.raddr(raddr[ADDR_WIDTH-1:0]), //深度对2取对数，得到地址的位宽。
.rdata(rdata)
//数据输出
);
endmodule
可能复制过来格式会有变化，将就看看。
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