Cyclone IV E资源结构与重点电路

最新推荐文章于 2024-04-24 15:05:35 发布

StrangerZhou1

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分类专栏： FPGA学习笔记文章标签： fpga

本文链接：https://blog.csdn.net/m0_51261356/article/details/112744107

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本文介绍了Cyclone IV E FPGA的资源结构，包括锁相环PLL用于频率和相位控制，以及M9K存储器用于RAM和FIFO配置。在电路设计部分，讨论了电源设计的内核、PLL模拟和IO Bank供电，以及FPGA的配置方法，如JTAG、外部配置器件和外部控制器。

摘要由CSDN通过智能技术生成

一、Cyclone IV E资源结构

1.锁相环 PLL

PLL 的英文全称为 Phase Locked Loop，中文名叫锁相环，属于模拟电路。该电路的一个特性就是能够将输入的周期信号进行分频和倍频，并最终输出一个或多个稳定的，与输入信号频率和相位相关的信号。例如，我们将一个 50MHz 的有源晶振产生的时钟信号接到 PLL的输入端，然后设置 PLL 的一路输出的倍频和分频系数分别为 5 和 2，则当 PLL 对输入信号完成锁定后，就能在该路输出上得到 125M 的时钟，然后，我们就可以使用该时钟信号作为千兆以太网的 GTX_CLK 时钟信号。另外，对于 SDR SDRAM 存储器，需要两路频率相同，理论相位相差 180 度的时钟信号，Cyclone IV E 的一路 PLL 最多可以支持 5 路输出，因此，可以配置一个两路的 PLL，输出的倍频和分频系数相同，但是第二路信号的输出相位较第一路相差 180 度，这样就能产生 SDRAM 存储器和 SDRAM 控制器工作时分别所需的时钟信号。总结下来就是 PLL 能够通过对输入的时钟信号进行分频、倍频、相位控制，从而得到一路或多路更高或更低的时钟信号。需要注意的是，Cyclone IV E