Verilog中关于case, casez, casex语句的综合问题

最新推荐文章于 2023-09-04 19:30:50 发布
最新推荐文章于 2023-09-04 19:30:50 发布
阅读量2k 收藏 3
点赞数
分类专栏： FPGA Verilog 文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/m0_52090088/article/details/125379844
版权

在可综合设计中， 主要参考

verilog语法，case, casez, casex

1 case

 case语句中不允许出现x, z, ?,

如果出现，verilog在综合时会自动忽略不可综合的语句，可能导致最终综合出的结果跟你想表达的意思不一样。

2 casez

casez语句可以综合，但是里面仍然不能出现x, z，只能出现？

3 casex

casex语句不可综合

zhouyiiii11111
关注
  • 0
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
Verilog中case语句综合出的电路
McEv0y的博客
08-30 7192
本文对Verilog中不同情况下case语句综合出的电路进行了讨论。
Verilog语言中case语句详解及优化
10-29
Verilog语言中case语句详解及优化 详细讲解了case语句的原理、实现。并说明了如何合理使用case从而实现程序的优化配置
【Arcanis the Omnipotent】从今天起弄明白case/casez/casex
weixin_30901729的博客
11-02 1074
还是来自一篇paper 分清楚case/casez/casex 在simulation/synthesis到底有什么不同 我基本就是照着翻译下来，基本没啥我总结的东西，因为消化的不好 首先，一般性的常识是使用casez，强烈的建议不要使用casex，（虽然我没有这个常识）。这是为啥呢？待续。 首先要明确的是'?'代表的不是don't care，而是'z'。这点一定要明确。 再有就是c...
关于Verilog的可综合性
浩瀚之水的专栏
02-08 4246
可综合模型的结构     如果程序只用于仿真，那么几乎所有的语法和编程语句都可以使用。但如果程序是用于硬件实现，那么我们就必须保证程序的可综合性，即所编写的程序能被综合器 转化为相应的电路结构。不可综合的HDL语句在用综合工具综合时将被忽略或者报错。作为设计者，应该对可综合模型的结构有所了解。     虽然不同的综合工具对Verilog HDL语法结构的支持不尽相同，但Verilog
verilog语法之case casez casex
最新发布
qq_33300585的博客
09-04 506
verilog语法之浅谈case casez casex
case代码综合的问题（full_case和parallel_case）
学而不思则罔，思而不学则殆
05-28 4469
eetop论坛里有人问了下面这个问题：case综合报告里的full和parallel，分别代表什么意思？之前觉得，这个问题没有必要，不是warning，也不是error，何苦分析。 后来有人解答后，有所收获，特此记录。Statistics for case statements in always block at line 187 in file '/home/IC/projec
verilog状态机关于case/casex/casez的用法
LIXUEYUAN5的博客
06-02 489
verilog状态机关于case/casex/casez的用法
verilog 不可综合语句
08-04
"Verilog 不可综合语句详解" Verilog 是一种 Hardware Description Language（HDL），用于描述数字电路的行为和结构。但是，并不是所有的 Verilog 语句都可以被综合工具识别和实现。在设计数字电路时，了解哪些语句...
Verilog行为描述高级语句PPT学习教案.pptx
10-07
//if-else ， case ， casex ， casez 选择语句 //while ， repeat ， for 循环 //task ， function 调用 end 三、敏感信号表达式 敏感信号表达式又称事件表达式或敏感信号列表，即当该表达式中变量的值改变时...
verilog使用基础总结
08-11
7. Case 语句：Verilog 中的 Case 语句包括 case、casez、casex 三种。Case 语句可以用来描述组合逻辑。 8. 循环语句：Verilog 中有四种循环的方式：repeat、forever、while、for。repeat 规定循环几次就循环几次，...
Verilog语言中case、casex、casez的用法和区别
小王在努力...的博客
04-04 613
Verilog语言中case、casex、casez的用法和区别。
case, casez, casex【总结】
GTTTONG的博客
06-01 500
牛客网，秋招，verilog语法，case，casez，casex
verilog语法-006—case、casex、casez
IC小鸽的博客
03-27 4404
verilog语法-006—case、casex、casez 1、使用规则 在rtl仿真中，x和z是两个情况，而在综合时被视为一种情况。因此在需要综合的代码中，是不允许出现x和z的。verilog使用规则如下： case 分支中不允许出现x、z、？ 可以使用casez，但是不允许使用z和x 禁止使用casex语句 2、case 分支中不允许出现x、z、？ case语句中出现“x”，“...
case语句还能这么用，它的综合结果你会了吗？【Verilog高级教程】
weixin_43698385的博客
07-29 4224
case语句的四种综合结果分析，并行结果，串行结果，锁存器和不可综合
case、casex、casez的区别
ADICDFHL的博客
10-29 153
有的网上说casex和casez属于不可综合语句，这是针对一般电路不会出现x状态来说的，但是综合工具并不会对x，z认识这个状态，所以综合出来的电路是一样的。在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。二、case/casez/casex 在simulation/synthesis的区别。
关于FPGA设计中的一些小tip（1）
supermecase的博客
05-03 639
记录FPGA学习过程中常用的一些知识！
verilog中casex和casez
03-16
Verilog 中的 casex 和 casez 是两种不同类型的 case 语句，用于在多种可能的值中选择一个语句进行执行。 casex 语句用于处理未知状态（'x' 或 'z'）。在这种情况下，如果变量的值为 'x' 或 'z'，则不会执行任何...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值