「HDLBits题解」Module cseladd

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码 以提供参考 各位可同时参考我的代码和官方题解代码 或许会有所收益

题目链接：Module cseladd - HDLBits

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);

    wire cout1, cout2, cout3 ; 
    wire [15:0] t1, t2, t3, t4 ; 
    reg  [15:0] t ; 

    add16 u1(a[15:0], b[15:0], 0, t1, cout1) ; 
    add16 u2(a[31:16], b[31:16], 0, t2, cout2) ;  
    add16 u3(a[31:16], b[31:16], 1, t3, cout3) ;  

    always @ (*) begin 
        case (cout1) 
            0 : t <= t2 ; 
            1 : t <= t3 ; 
            default : t <= t2 ; 
        endcase
    end

    assign t4 = t ; 
    assign sum = {t4, t1} ;

endmodule