Verilog拾遗（一）

最新推荐文章于 2024-09-16 21:54:43 发布
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文章标签： fpga开发 硬件工程 学习
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如果你想在仿真的过程中，抓取模块内部的变量，你可以这样做：

例如：

模块的内部变量

fsm fsm_uut(

.***( ****),

.***( ****),

.***( ****)

);

上面的一个模块有一个变量 state ,但是这个变量不是端口变量，在仿真时只需这样

wire [2:0] state= fsm_uut.state;

这是为了Transcript”界面中打印 RTL 模块内部变量方便

王是求是
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