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常见 IP
文章平均质量分 90
在 FPGA 开发中常用的 IP,主要是 XILINX 官方的
Linest-5
日拱一卒,功不唐捐!
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【FIFO】异步 FIFO 设计
异步 FIFO 指一种 FIFO 设计,其中数据值从一个时钟域写入 FIFO 缓冲区,而数据值从另一个时钟域的同一 FIFO 缓冲区读取,其中两个时钟域彼此异步。异步 FIFO 用于将数据从一个时钟域安全地传递到另一个时钟域。本文讨论了一种 FIFO 设计风格以及在进行异步 FIFO 设计时必须考虑的重要细节。原创 2022-06-05 22:40:05 · 5326 阅读 · 2 评论 -
【FIFO】FIFO 最小深度计算
目录为什么使用 FIFOFIFO 的深度大小题型及解答为什么使用 FIFO当我们需要在两个模块之间进行数据的传输,并且两个模块的时钟是不同的,当一定数量数据传输时为了避免数据出现丢失,而且此时写入数据速率大于读出数据速率时,这时候需要将利用 FIFO 做缓冲。FIFO 的深度大小FIFO 的深度(大小)应使 FIFO 可以存储所有较慢的模块不读取的数据。 FIFO 仅在数据以突发形式出现时才起作用;不能有连续的数据进出(比如ADC连续采集数据)。如果有连续的数据流,那么所原创 2022-05-15 22:31:35 · 1982 阅读 · 0 评论 -
【Xilinx DDS】Vivado代码实现FPGA DDS
实验目的:本实验工程目的是实现输出数据位宽为16的正弦波形。一、调用ROM IP核打开vivado,创建实验工程,点击左侧菜单栏的IP Catalog,搜索Block,就可以看到block memory generator,双击打开进行配置。首先在basic选项卡中将memory type配置成单端口的ROM,因为我们会事先将数据存入ROM中,只需要对它的地址空间进行读取即可,同时也可以将这个IP定义成自己想要的名称,方便辨别。其余保持默认。在port A options选...原创 2022-02-26 19:27:08 · 3830 阅读 · 0 评论 -
【ROM IP】 Vivado ROM IP核调用实验
ROM IP核调用实验1. ROM IP核简介ROM是只读存储器(read only memory)的简称,是一种只能读出事先所存数据的固态半导体存储器。其特性是一旦存储资料就无法再将其改变或删除,且资料不会因为电源关闭而消失。2. ROM IP核的配置首先点开vivado创建新的工程,点击左侧的IP catalog 搜索block双击打开,basic选项卡的配置如下:配置成单端口的ROM在第二个选项卡中配置端口,设置端口为位宽8、深度256,设置为读优先,时钟使能,其.原创 2022-01-31 14:44:22 · 10441 阅读 · 0 评论 -
【Xilinx JTAG to AXI】PG174 JTAG to AXI文档整理
JTAG toAXI主IP内核是一个可定制的内核,可以生成AXI事务并驱动系统中FPGA内部的AXI信号。可以使用IP定制Vivado中的参数选择AXI总线接口协议。概述JTAGtoAXIMaster是一个可定制的IP内核,可作为AXIMaster来驱动AXI传输。此IP可在VivadoIP集成器中使用,也可在Vivado项目中以HDL进行实例化。图中显示了一个AXI系统,它使用JTAG TO AXI...原创 2022-03-20 21:17:12 · 4175 阅读 · 3 评论 -
【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验
FIFO 简介FIFO 分类FIFO 信号解释实验任务实验框图创建工程添加 IP 并配置设计文件写 FIFO 模块读 FIFO 模块顶层模块管脚时钟约束验证功能写 FIFO 部分读 FIFO 部分FIFO 简介FIFO 的英文全称是 First In First Out,即先进先出。FPGA 使用的 FIFO 一般指的是对数据的存储具有先进先出特性的一个缓存器,常被用于数据的缓存,或者高速异步数据的交互也即所谓的跨时钟域信号传递原创 2022-04-27 22:50:12 · 5756 阅读 · 1 评论 -
【RAM IP】RAM IP核简介及实验
RAM简介:RAM(Random Access Memory),即随机存取存储器。它是双端口的,它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址中读出数据,其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。一片RAM中分为许多小格,每一片容量为36k,根据设定的位宽决定了这片RAM可以存放分为几格,位宽一啊不能设定为1、2、4、8、16、32等,每相邻的两片RAM可以合成一片RAM,这片RAM同样是双端口,可以独立的完成读写操作,且在原创 2022-02-13 10:24:30 · 6723 阅读 · 0 评论 -
一文看懂异步 FIFO 架构(三) 双时钟的异步 FIFO
在本系列的第一篇文章中,我们看到了 FIFO 的一般架构,并分析了一个时钟的简单情况。该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中,我们将探索另一种选择双时钟 FIFO 架构;这种替代架构不一定更好,它只是另一种实现方式。工作原理到目前为止,我们已经发现,任何涉及来自不同时钟域的多位二进制量的计算都需要对它们进行格雷编码。这种架构也不例外。它与之前的架构仅在一个方面有所不同,找出导致读写指针相等的条件。读写指针的相等意味着要么是满条件要么是空条件,这取决于是写还是读(分别)导致原创 2022-05-12 22:17:10 · 952 阅读 · 0 评论 -
一文看懂异步 FIFO 架构(二) 读写时钟独立的异步 FIFO
目录写在前面亚稳态解决时间MTBF 和可靠性同步采样计数器同步:解决可靠性问题悲观报告:正确处理错误架构 1创建空、满条件第一个解决方案执行时序考虑往期系列博客写在前面在本系列的前一部分中,我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。 这部分检查了相同的概念如何可能扩展以产生具有独立、自由运行的读取和写入时钟的 FIFO。 有自由运行的时钟简化了一些问题,但这会导致针对特定情况的解决方案。最普遍的情况是对原创 2022-05-09 22:00:54 · 2367 阅读 · 0 评论 -
一文看懂异步 FIFO 架构(一) 单时钟的异步 FIFO
目录FIFO 的用途单时钟 FIFO 的例子FIFO 空满信号FIFO 读写指针空满信号条件FIFO 的用途首先, FIFO 通常用于跨时钟域,因此是双时钟设计。换句话说,该设计使用两个时钟,因此最常见的情况是设计的 FIFO 没有假定这两个时钟之间的关系。但是,我们不会从这样的架构开始我们将从仅在一个时钟上运行的 FIFO 的简单情况开始。我想这样的电路在实践中的用途有限,但它非常有用,可以为更复杂的设计奠定基础。单时钟 FIFO 的例子FIFO 有几种可能的架构。原创 2022-05-07 22:13:24 · 1946 阅读 · 0 评论