记录学习历程

折叠流水线可以优化在流水线级复制逻辑的流水线设计的面积。当共享逻辑比控制逻辑更大时，控制可以直接用来逻辑复用。对于面积是主要要求的紧凑设计，搜索在其他模块中有类似计数部件的资源，可以把他们放到层次上的全局位置，在多个功能范围之间共享。不正确的复位策略可以产生不必要的面积大的设计和抑制一些面积优化。优化的FPGA资源在不相容的复位分配到它时将不被利用，但利用一般的元件实现其功能，将占用更多的面积。DSPs和其他多功能资源一般对复位策略的变化是不灵活的。

目录写在前面1. 概念介绍2. 高速度结构设计2.1 高流量2.2 低延时2.3 优时序2.3.1 组合逻辑插寄存器2.3.2 并行结构2.3.3 展平逻辑结构2.3.4 寄存器平衡2.3.5 重新安排路径3. 总结本博客为阅读书籍《高级FPGA设计》的部分读书笔记，主要侧重于前几章的内容。在进行 Verilog 设计中，一般会考虑三个基本参数：速度、面积、功耗。在设计中，这三个参量不可能完全顾及到，这时候就需要根据实际的设计需求进行合理的变换，达到一个合理的平衡。比如常见的有：面积换速度，速度换面积等。在