【EDA Tools】Spyglass 检查 Verilog 和 SystemVerilog 混合语言及 Lint 检查

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写在前面

读入设计

发现问题并解决

Lint 检查

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写在前面

Spyglass可以用于检查混合设计中的语言互操作性和一致性问题。对于设计中包含多种硬件描述语言的情况，Spyglass 能够识别并解析其中的模块及其互连，并对其进行验证。例如，在包含 Verilog 和 VHDL 的混合设计中，Spyglass 会自动识别并解析 Verilog 和 VHDL 文件及其相互连接。

通过运行 Spyglass Lint 功能，可以检查混合设计中的语言一致性问题，例如不兼容的数据类型、互操作性问题以及其他可能导致设计故障或不一致的问题。同时，Spyglass也支持对混合设计的时序分析，并可针对异步接口等常见问题进行检查和优化。

首先可以明确的是，Spyglass 是支持多种语言混合检查的，但是一般都只对 Verilog 检查用的多，但是最近因为设计涉及到 SystemVerilog 的语言，涉及文件包含 SystemVerilog、Verilog 以及只包含 package 的 SV 文件，在Run Design Read时出现一些问题，在这里做个记录，以备日后需要。

为了演示方便，这里采用 GUI 模式进行操作。

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读入设计

首先读入设计文件

在 Set Options 中设定设计的顶层模块名