Verilog
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日拱一卒,功不唐捐!
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【牛客网刷题】VL11-VL24 组合逻辑 & 时序逻辑
按键悬空时,按键输出高电平,按键按下时,按键输出低电平;实现一个深度为8,位宽为4bit的ROM,数据初始化为0,2,4,6,8,10,12,14。请使用3-8译码器和必要的逻辑门实现全减器,全减器接口图如下,A是被减数,B是减数,Ci是来自低位的借位,D是差,Co是向高位的借位。注:rise,down应为单脉冲信号,在相应边沿出现时的下一个时钟为高,之后恢复到0,一直到再一次出现相应的边沿。某同步时序电路转换表如下,请使用D触发器和必要的逻辑门实现此同步时序电路,用Verilog语言描述。原创 2022-11-05 19:11:34 · 2283 阅读 · 0 评论 -
【牛客网刷题】VL8-VL10 generate for语句、比较数大小、function的使用
👉 本系列博客记录牛客网刷题记录👉 日拱一卒,功不唐捐!原创 2022-10-26 19:20:21 · 1906 阅读 · 0 评论 -
【牛客网刷题】VL5-VL7位拆分与运算、数据处理器、求差值
👉 本系列博客记录牛客网刷题记录👉 日拱一卒,功不唐捐!原创 2022-10-23 20:26:02 · 1856 阅读 · 0 评论 -
【牛客网刷题】VL4 移位拼接乘法
👉 牛客网中有各类题库,其中就有 FPGA/IC 的 Verilog 题库,通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题,并且全部免费!👉 本系列持续更新自己的刷题历程。👉。原创 2022-10-07 21:20:05 · 751 阅读 · 0 评论 -
【牛客网刷题】VL3 奇偶校验
👉 牛客网中有各类题库,其中就有 FPGA/IC 的 Verilog 题库,通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题,并且全部免费!👉 本系列持续更新自己的刷题历程。👉。原创 2022-10-02 17:37:54 · 860 阅读 · 0 评论 -
【牛客网刷题】VL2 异步复位的串联T触发器
👉 牛客网中有各类题库,其中就有 FPGA/IC 的 Verilog 题库,通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题,并且全部免费!👉 本系列持续更新自己的刷题历程。👉。原创 2022-09-30 16:38:11 · 905 阅读 · 0 评论 -
【牛客网刷题】VL1 四选一多路器
👉 牛客网中有各类题库,其中就有 FPGA/IC 的 Verilog 题库,通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题,并且全部免费!👉 本系列持续更新自己的刷题历程。👉 牛客网刷题直达链接👉。原创 2022-09-28 07:00:00 · 1575 阅读 · 0 评论 -
【Verilog 常见设计】(0)二进制码和格雷码互转 Verilog 实现
在一组数的编码中,若任意两个相邻的代码只有一位二进制数不同,则称这种编码为格雷码(Gray Code),另外由于最大数与最小数之间也仅一位数不同,即“首尾相连”,因此又称循环码或反射码。在数字系统中,常要求代码按一定顺序变化。例如,按自然数递增计数,若采用8421码,则数0111变到1000时四位均要变化,而在实际电路中,4位的变化不可能绝对同时发生,则计数中可能出现短暂的其它代码(1100、1111等)。在特定情况下可能导致电路状态错误或输入错误。使用格雷码可以避免这种错误。原创 2022-09-26 06:00:00 · 1193 阅读 · 6 评论 -
【HDLBits 刷题】所有答案直达链接汇总
以下为HDLBits全部答案,有些题的解法不唯一,我的也许不是最优解,欢迎提出更好的想法,HDLBits总的来说比较适合初学者,对于有一定基础希望进阶,或者是想要了解关于校招的笔试题相关题目,建议可以刷牛客网上的题,里面的试题包括基础和进阶以及企业校招真题。以下为牛客网刷题网站直达链接。☞牛客网刷题直达链接涵盖基础、进阶真题以及各类企业真题。原创 2022-09-25 10:14:29 · 25296 阅读 · 7 评论 -
【Verilog】布斯算法(Booth Algorithm)乘法器的 Verilog 实现
Booth 的算法检查有符号二的补码表示中 'N'位乘数Y的相邻位对,包括低于最低有效位y−1 = 0 的隐式位。对于每个位yi,对于从 0 到N− 1 的i,考虑位yi和yi−1。当这两个位相等时,乘积累加器P保持不变。其中yi= 0 且yi−1 = 1,乘以 2i添加到P;其中yi = 1 且yi−1 = 0,则从P中减去乘以 2i。P的最终值为有符号产品。未指定乘数和乘积的表示形式;...原创 2022-08-30 06:00:00 · 6704 阅读 · 7 评论 -
【HDLBits 刷题 15】Verification Writing Testbenches
以下的解题方法不一定为最佳解决方案,有更好的方法欢迎提出,共同学习,共同进步!终于完成了 HDLBits 刷题,虽然说难度不大,但是有些题目题目还是有锻炼价值的,值得一刷。原创 2022-08-29 06:00:00 · 2246 阅读 · 0 评论 -
【Verilog】inout 端口信号的使用
芯片的许多外部引脚使用输入式来节省管脚。通常,当信号线用于双向数据传输(例如总线)时,使用 inout 类型。也就是说,端口同时用于输入和输出。inout 通常在特定实现中通过三态门实现。三态栅极的第三种状态是高阻抗'Z'。当输入端口不输出时,将三态栅极设置为高阻抗。这样,信号就不会因为两端同时输出而出错。原创 2022-08-25 06:00:00 · 4077 阅读 · 0 评论 -
【HDLBits 刷题 14】Verification Reading Simulations
以下的解题方法不一定为最佳解决方案,有更好的方法欢迎提出,共同学习,共同进步!原创 2022-08-24 06:00:00 · 1476 阅读 · 0 评论 -
【HDLBits 刷题 13】Buliding Larger Circuits
以下的解题方法不一定为最佳解决方案,有更好的方法欢迎提出,共同学习,共同进步!原创 2022-08-23 06:00:00 · 1317 阅读 · 0 评论 -
【HDLBits 刷题 12】Circuits(8)Finite State Manchines 27-34
HDLBits 刷题来到了最为重要的一部分---有限状态机,都说 Verilog 设计的精髓就是状态机的设计,可见状态机设计的重要性,通过三十多道的状态机的练习,可以更加熟悉状态机设计的要点,通常都设计为三段式,这样设计的状态机层次清晰且易于设计,时序上更为易懂。以下的解题方法不一定为最佳解决方案,有更好的方法欢迎提出,共同学习,共同进步!原创 2022-08-22 06:00:00 · 1358 阅读 · 0 评论 -
【HDLBits 刷题 11】Circuits(7)Finite State Manchines 18-26
HDLBits 刷题来到了最为重要的一部分---有限状态机,都说 Verilog 设计的精髓就是状态机的设计,可见状态机设计的重要性,通过三十多道的状态机的练习,可以更加熟悉状态机设计的要点,通常都设计为三段式,这样设计的状态机层次清晰且易于设计,时序上更为易懂。以下的解题方法不一定为最佳解决方案,有更好的方法欢迎提出,共同学习,共同进步!...原创 2022-08-19 06:00:00 · 2155 阅读 · 3 评论 -
【HDLBits 刷题 10】Circuits(6)Finite State Manchines 10-17
HDLBits 刷题来到了最为重要的一部分---有限状态机,都说 Verilog 设计的精髓就是状态机的设计,可见状态机设计的重要性,通过三十多道的状态机的练习,可以更加熟悉状态机设计的要点,通常都设计为三段式,这样设计的状态机层次清晰且易于设计,时序上更为易懂。以下的解题方法不一定为最佳解决方案,有更好的方法欢迎提出,共同学习,共同进步!...............原创 2022-08-17 07:49:16 · 2383 阅读 · 4 评论 -
【HDLBits 刷题 9】Circuits(5)Finite State Manchines 1-9
HDLBits 刷题来到了最为重要的一部分---有限状态机,都说 Verilog 设计的精髓就是状态机的设计,可见状态机设计的重要性,通过三十多道的状态机的练习,可以更加熟悉状态机设计的要点,通常都设计为三段式,这样设计的状态机层次清晰且易于设计,时序上更为易懂。以下的解题方法不一定为最佳解决方案,有更好的方法欢迎提出,共同学习,共同进步!......原创 2022-08-16 16:04:14 · 2916 阅读 · 3 评论 -
【HDLBits 刷题 8】Circuits(4)Sequential Logic---Shifts Registers & More Circuits
本篇博客对 Circuits 部分的组合逻辑前两节做答案和部分解析,一些比较简单的题目就直接给出答案,有些难度再稍作讲解,每道题的答案不一定唯一,可以有多种解决方案,欢迎共同讨论。原创 2022-08-12 06:00:00 · 2998 阅读 · 0 评论 -
【HDLBits 刷题 7】Circuits(3)Sequential Logic---Counters
本篇博客对 Circuits 部分的组合逻辑前两节做答案和部分解析,一些比较简单的题目就直接给出答案,有些难度再稍作讲解,每道题的答案不一定唯一,可以有多种解决方案,欢迎共同讨论。生成一个4位二进制计数器,其计数范围为0到15(包括0和15),周期为16。复位输入是同步的,应将计数器复位为0。Count10构建一个计数从 0 到 9(包括 0 和 9)的计数器,周期为 10。复位输入是同步的,应将计数器复位为0。 Count1to10制作一个计数为 1 到 10(包括 1)的计数器。复位输入原创 2022-08-07 17:41:22 · 3134 阅读 · 0 评论 -
【HDLBits 刷题 6】Circuits(2)Sequential Logic---Latches and Filp Flops
这部分的内容比较简单,主要就是学习了创建触发器和锁存器,以及在实际设计中常用的边沿检测。原创 2022-08-07 17:54:55 · 4133 阅读 · 4 评论 -
【HDLBits 刷题 5】Circuits(1)Combinational Logic
本篇博客对Circuits部分的组合逻辑前两节做答案和部分解析,一些比较简单的题目就直接给出答案,有些难度再稍作讲解。原创 2022-07-31 21:29:53 · 5724 阅读 · 3 评论 -
【Verilog 设计】Verilog 加法器设计
加法是基本的运算,在数字信号处理和数字通信的各种算法中被广泛应用。由于加法器使用频繁,所以其速度往往影响整个系统的运行速度。如果可实现快速的加法器的设计,则可以提高整个系统的运行速度。以下介绍几种常见的加法器设计,提供Verilog设计并分析其优缺点。.........原创 2022-07-29 06:00:00 · 4346 阅读 · 3 评论 -
【Verilog 设计】Verilog 实现偶数、奇数分频和任意小数分频
在实际的项目工程中,经常需要不同的时钟频率工作,或者在一些笔试面试中,时钟分频也会被问到,因此这篇文章介绍几种常见的时钟分频的案例偶数分频、奇数分频、任意小数分频。原创 2022-07-28 06:00:00 · 4954 阅读 · 4 评论 -
【HDLBits 刷题 4】Verilog Language(4)Procedures 和 More Verilog Features 部分
本篇博客对VerilogLanguage剩余两个部分的题目写完,首先对题干先读懂是关键,然后思考如何实现并验证,这里采用先对题目解读,也就是要让我们干什么,然后直接给出答案。原创 2022-07-27 06:00:00 · 5345 阅读 · 0 评论 -
【Verilog】Verilog设计进阶
可综合值得是设计的代码能转化为具体的电路网表结构。综合就是将Verilog语言描述的行为级或功能级电路模型转化为RTL级功能块或门级电路网表的过程。原创 2022-07-26 06:00:00 · 906 阅读 · 0 评论 -
【HDLBits 刷题 3】Verilog Language(3)Modules: Hierarchy 部分
这部分主要就直接给答案及波形仿真图像,对一些题目的细节可能会说明一下。原创 2022-07-25 06:00:00 · 5330 阅读 · 1 评论 -
【HDLBits 刷题 2】Verilog Language(2)Vectors 部分
来到了Verilog语法的矢量部分,这部分仍然比较简单,所以只给出题目、代码和仿真结果,其他不多赘述。原创 2022-07-22 06:00:00 · 4061 阅读 · 0 评论 -
【HDLBits 刷题 1】Verilog Language(1)Basics 部分
HDLBits作为Verilog的刷题网站,非常适合初学者拿来练习,不仅可以学到基础的语法,还可以让自己写出的代码更直观,直接映射到电路中,因此在这段时间每周会抽出一点时间来把这个网站的题目刷一遍,用博客的方式记录自己的刷图经历。由于前面几节题目比较基础,所以只展示结果代码和仿真波形,具体的细节就不再赘述。............原创 2022-07-19 06:00:00 · 4249 阅读 · 0 评论 -
【状态机设计】Moore、Mealy状态机、三段式、二段式、一段式状态机书写规范
目录状态机介绍状态机类型Moore 型状态机Mealy 型状态机状态机设计流程自动售卖机状态机设计:3 段式(推荐)实例实例状态机修改:2 段式实例状态机修改:1 段式(慎用)实例状态机修改:Moore 型实例实例有限状态机(Finite-State Machine,FSM),简称状态机,是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机不仅是一种电路的描述工具,而且也是一种思想方法,在电路设计的系统级和 RTL 级有着广泛的应用。都说状态机是 FPGA 设计的灵魂,可见其重要之处,在原创 2022-06-27 08:00:00 · 5469 阅读 · 3 评论 -
【FIFO】异步 FIFO 设计
异步 FIFO 指一种 FIFO 设计,其中数据值从一个时钟域写入 FIFO 缓冲区,而数据值从另一个时钟域的同一 FIFO 缓冲区读取,其中两个时钟域彼此异步。异步 FIFO 用于将数据从一个时钟域安全地传递到另一个时钟域。本文讨论了一种 FIFO 设计风格以及在进行异步 FIFO 设计时必须考虑的重要细节。原创 2022-06-05 22:40:05 · 5983 阅读 · 2 评论 -
【UART】Verilog实现UART接收和发送模块
目录写在前面UART 工作原理UART 接收部分UART RX 模块图UART RX 时序图Verilog 实现 UART RX 模块UART 发送部分UART TX 模块图UART TX 时序图Verilog 实现 UART TX 模块总结UART协议在之前的一篇博客中有介绍,直达链接如下:【总线】一文看懂 UART 通信协议这里只是做简单的介绍,重点在 Verilog 实现部分。将要传输数据的UART从数据总线接收数据。数据总线用于通过另一个设备(如CPU,内存或微控制器)将数据发送到UART。数据原创 2022-05-31 21:15:20 · 6158 阅读 · 8 评论 -
【Verilog】Verilog定义二维数组(2D Array)
Verilog 定义数组原创 2022-03-30 22:01:19 · 40709 阅读 · 2 评论 -
【Verilog 基础】阻塞赋值和非阻塞赋值的区别
目录阻塞赋值非阻塞赋值实际工程仿真阻塞赋值仿真编写Verilog代码编写测试文件代码综合看RTL图进行实际仿真非阻塞赋值仿真编写Verilog代码编写测试文件代码综合看RTL图实际仿真图总结阻塞赋值阻塞赋值的赋值号用 “=” 表示,对应的电路结构往往于触发闫妮没有关系,只与输入电平的变化有关系。它的操作可以认为是只有一个步骤的操作,即计算赋值号右边的语句并更新赋值号左边的语句,此时不允许有来自任何其他Verilog语句的干扰,直到现行的原创 2022-03-20 22:04:31 · 4868 阅读 · 4 评论 -
【常见错误】Xilinx Vivado自带编辑器文字部分出现乱码解决办法
一、发现问题在进行FPGA开发时,常用的代码编辑器比如Sublime,但是最近发现再Sublime中编辑的代码文字部分,在用Vivado自带的编辑器打开时,会出现文字错乱的情况,如下图:而在Sublime中实际的情况却是下图这样,这样就会导致代码的易读性降低。二、解决问题这是由于Sublime端编码方式导致的,将Sublime文件设置成GBK编码即可,如下图所示,设置成功后CTRL+S保存,再从Vivado自带的编辑器打开代码,就可以看到代码中文字部分显示就正常了原创 2022-02-26 20:22:41 · 11567 阅读 · 4 评论 -
【Xilinx DDS】Vivado代码实现FPGA DDS
实验目的:本实验工程目的是实现输出数据位宽为16的正弦波形。一、调用ROM IP核打开vivado,创建实验工程,点击左侧菜单栏的IP Catalog,搜索Block,就可以看到block memory generator,双击打开进行配置。首先在basic选项卡中将memory type配置成单端口的ROM,因为我们会事先将数据存入ROM中,只需要对它的地址空间进行读取即可,同时也可以将这个IP定义成自己想要的名称,方便辨别。其余保持默认。在port A options选...原创 2022-02-26 19:27:08 · 4138 阅读 · 0 评论