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时序分析
文章平均质量分 91
FPGA开发的时序分析与约束
Linest-5
日拱一卒,功不唐捐!
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【Xilinx Vivado 时序分析/约束系列11】FPGA开发时序分析/约束-FPGA DDR-PLL接口的 input delay 约束优化方法
目录DDR-PLL 简述实际操作实际工程顶层代码PLL配置添加时钟约束添加 input delay 约束添加 False PathSetup TimeHold TimeMulticycle约束解决办法PLL配置发现问题建立时间中保持时间中添加 False Path总结往期系列博客DDR-PLL 简述在之前介绍了 DDR-Direct 的时序模型,也就是不带有 PLL 的普通时序模型,这节重点介绍带有 PLL 的模型,在.原创 2022-04-10 21:39:27 · 4136 阅读 · 3 评论 -
【Xilinx Vivado 时序分析/约束系列10】FPGA开发时序分析/约束-FPGA DDR-Direct接口的 input delay 约束优化方法
目录DDR采样简述第一种模型(不带PLL)实际操作总结约束实际工程顶层代码时钟约束input delay约束查看时序报告解决办法添加原语原语解释查看时序报告时序分析总结往期系列博客DDR采样简述在之前分析了SDR采样,也就是单边采样,接下来介绍DDR采样,也就是双边采样,在实验应用中,DDR采样也是很广泛的,比如CMOS、DRAM、ADC、千兆以太网等,都是DDR接口的,因此也需要去分析时序是否正确,学会如何去进行时序约束。原创 2022-04-08 21:16:30 · 3453 阅读 · 3 评论 -
【Xilinx Vivado时序分析/约束系列9】FPGA开发时序分析/约束-FPGA单沿数据input delay边沿对齐,不同时序模型实操练习
目录边缘对齐采样时序图更改PLL参数综合布线report timing路径分析两种约束模型第一种模型实际操作添加约束路径分析第二种模型顶层代码添加时钟约束解决办法input delay约束综合布线结果总结往期系列博客边缘对齐采样边缘对齐采样的方式进行input delay约束,在系列第八讲中介绍过,在边缘对齐采样的情况下,容易出现保持时间余量不足的情况,这是由于在发射时钟的下一个时钟作为采样时钟去采数据时,由于间隔了原创 2022-03-26 19:52:49 · 5620 阅读 · 2 评论 -
【Xilinx Vivado时序分析/约束系列8】FPGA开发时序分析/约束-FPGA数据中间采样、边缘采样PLL时序优化实操
目录时序分析实操分析数据手册实验工程输入部分输出部分顶层部分设计层次综合布线时序约束时钟约束输入延时约束分析输入延时的约束如何设计数据中间采样最小延时约束最大延时约束结果分析数据边缘采样添加input delay约束时序报告解决方法PLL IP配置参数综合布线改变PLL IP中的相移参数综合布线结果分析往期系列博客时序分析实操本实验根据数据手册分析,对时序进行约束,分为两种情况:数据中间采样.原创 2022-03-22 21:51:07 · 6348 阅读 · 2 评论 -
【Xilinx Vivado时序分析/约束系列7】FPGA开发时序分析/约束-FPGA单沿采样数据input delay时序约束实操
根据第六节的内容,本篇文章以实操讲解。本次以实际工程进行(Vivado)问题引入FPGA管脚处时钟上升沿到达之后3ns是数据到达时间,时钟周期为10ns,如何约束input delay和察看时序报告?分析问题从上面的时序图结合题目可以知道,因为FPGA管脚处时钟上升沿到达之后3ns是数据到达时间,则会就说明不存在Lrmin和Lrmax,也就是不考虑PCB布线长短的问题,在FPGA clock in的上升沿到来之后的3ns,FPGA data in数据拉高到来。实际工程解决原创 2022-03-17 22:05:54 · 3896 阅读 · 2 评论 -
【Xilinx Vivado时序分析/约束系列6】FPGA开发时序分析/约束-IO时序输入延时
源同步FPGA输入时序分析的模型以下为源同步FPGA输入时序分析的模型的示意图,在之前的文章中介绍过,在此介绍一下各个时钟延时的含义。Tco:到上游器件接口的数据延迟,这个延迟其实包括时钟源到寄存器D端的延迟、寄存器内部的延时Tco、Q端到输出接口的延迟,在这里统称为Tco。Td_bd:数据延迟路径,板级布线的延迟(PCB)Td_fi:FPGA内部到寄存器D端延迟,这部分的延时FPGA的综合工具类似Vivado是知道这部分的延迟情况是多少的。Tc_d:到上游器件接口的时钟延迟。T原创 2022-03-15 21:42:39 · 3348 阅读 · 4 评论 -
【Xilinx Vivado时序分析/约束系列5】FPGA开发时序分析/约束-IO时序分析
在之前介绍的是FPGA内部的时序分析,包括以下几种情况寄存器与寄存器之间 输入PAD(输入时钟)与寄存器之间 寄存器与输出 PAD (输出时钟)之间 输入PAD(输入时钟)与输出PAD(输出时钟)现在就开始分析FPGA与外部的其他器件的连接的时序分析,也就是IO时序分析,如下图,数据由上游器件(源端)到下游器件(FPGA),上游器件提供数据,下游器件接收数据,因此分析的是输入的情况,FPGA这部分需要满足建立时间和保持时间的要求。从下图可以看到,从源端到FPGA的数据和时钟的路径,两者是原创 2022-03-13 21:38:55 · 2932 阅读 · 0 评论 -
【Xilinx Vivado时序分析/约束系列4】FPGA开发时序分析/约束-实验工程上手实操
建立工程在之前进行了时序分析的理论部分的学习,接下来就开始真正在实验工程去实操,看看在Vivado中时序约束以及分析是如何进行操作的,同样实操也可以加深理论知识的理解,理论与实际相结合。本次上手实操关于建立时间保持时间的时序分析和约束,实验工程源码和工程项目在资源可以下载。新建一个实验工程,命名为timing,选择自己的板子的型号,我这里用的是xc7a75tfgg484-2型号的板子,点击创建即可。添加顶层添加一个顶层文件命名为top_ioddr,将事先存在的.v文件加入即可原创 2022-03-10 17:42:13 · 4053 阅读 · 6 评论 -
【Xilinx Vivado时序分析/约束系列3】FPGA开发时序分析/约束-保持时间
基本概念数据结束时间(Data finish time)之前解释了数据达到的时间,对于data arrival time = Tclk1+Tco+Tdata而数据结束时间,按照时钟周期来看的话,数据结束的时间是数据达到的时间的下一个时钟,即data finish time = data arrival time + Tcycle = Tclk1+Tco+Tdata+Tcycle从时序图上看会更加清晰明了时钟到达时间(Clock arrival time)保持时间门原创 2022-03-07 21:31:56 · 1411 阅读 · 1 评论 -
【Xilinx Vivado时序分析/约束系列2】FPGA开发时序分析/约束-建立时间
基本概念数据结束时间(Data finish time)之前解释了数据达到的时间,对于data arrival time = Tclk1+Tco+Tdata。而数据结束时间,按照时钟周期来看的话,数据结束的时间是数据达到的时间的下一个时钟,也就是data finish time = data arrival time + Tcycle = Tclk1+Tco+Tdata+Tcycle从时序图上看会更加清晰明了时钟到达时间(Clock arrival time)保持时间原创 2022-03-06 17:15:45 · 1896 阅读 · 2 评论 -
【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析
基本概念建立时间从下图可以看到,时钟会通过传输线传递到目的寄存器2的时钟端,数据会通过数据线,也可能是组合逻辑传递到目的寄存器的数据端,数据从寄存器1传递到寄存器2的过程中,图中蓝色的箭头为数据的发射沿,蓝色时钟上升沿通过采数据将数据发送出去,而红色箭头就是作为目的寄存器2的数据采样沿,按照基本的定义,在一般的情况下,定义为发射沿和采样沿是相差一个时钟周期。经过传递后,在下图可以看到,数据通过数据线传递到了寄存器2的D端,采样沿到达寄存器2的时钟端(在此先不考虑建立时间和保持时间的门限),可原创 2022-03-04 21:37:48 · 3277 阅读 · 0 评论