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SystemVerilog
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记录学习SystemVerilog历程
Linest-5
日拱一卒,功不唐捐!
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SystemVerilog 语法(3)typedef 的使用
在这个示例中,我们分别定义了两个typedef:memory_t和reg_t。在这个例子中,我们使用 typedef 定义了一个新的数据类型 week_t,该类型实际上是一个枚举类型,表示星期几。综上所述,typedef 是 SystemVerilog 中非常有用的语言构造之一,可以将现有基本类型、结构和联合定义为新的自定义类型,以提高代码可读性和可维护性。以上代码分别定义了一个名为 mem 的 memory_t 结构体变量和一个名为 reg 的 reg_t 联合体变量。原创 2023-04-12 21:20:31 · 2366 阅读 · 0 评论 -
SystemVerilog 语法(2)struct、enum、union 的使用
例如,如果我们首先将 8'hAB 赋值给 byte,然后将 4'hA 和 4'hB 分别赋值给 nibbles 结构体的两个成员,那么我们只能访问 nibbles 成员,而不能访问 byte 成员。它类似于 C 语言中的 union,但是在 SystemVerilog 中,它可以包含任何类型的数据,包括结构体和数组。struct 是一种用户自定义的数据类型,它可以包含多个不同类型的成员变量,类似于 C 语言中的结构体。需要注意的是,当我们访问 union 的成员时,我们只能访问最后一次赋值的成员。原创 2023-04-03 08:00:00 · 2260 阅读 · 0 评论 -
SystemVerilog 语法(1)package 的使用
SystemVerilog 中的 package 语法用于将相关的类型、常量、函数和任务组织在一起,以便在多个模块中共享和重用。模块化:使用 package 语法可以将代码分割成多个逻辑模块,使得代码更加模块化,易于维护和重用。作用域控制:package 语法可以控制变量和函数的作用域,避免了变量和函数名称冲突的问题。封装性:使用 package 语法可以将一些私有的变量和函数封装起来,只对外暴露必要的接口,增强了代码的封装性和安全性。原创 2023-03-30 11:32:32 · 2693 阅读 · 1 评论