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经过前几部分的控制器设计，已经包含有DDR3的读写模块、读写仲裁模块，读写指令 FIFO以及读写数据 FIFO 模块，现在便可以对此项设计进行写读验证，但是直接对 FIFO 端的信号进行控制的话，信号过多设计起来较为麻烦，因此考虑在外围添加用户端的写、读控制模块，减少信号交互数，便于用户端进行写读控制。

在项目的前几部分对 DDR3 完成写读控制以及仲裁写读控制，成功解决了在指令端口同时下达写指令和读指令是出错的问题，但是读写控制仍然存在一个问题，那就是当进行写/读操作的过程中，再来一条写/读指令，此时控制器是无法执行的，也就是此时的设计只能完成单次读写指令，这对于在实际场景使用是极其不便利的，每次只能完成一次突发读写操作，这样效率太低了！因此设计加上 FIFO 作为缓冲器，满足连续读写操作的需要。

由于现在设计的框架是写命令和读命令分开执行的，当写命令和读命令同时执行时就会出错，并且现在的写和读命令总线是两根独立的总线，可以将其整合到一条总线上。因此可以添加一个仲裁模块，基本思路就是优先写操作，当写使能为高时，命令总线为写命令，否则为读命令，对于 DDR 读写模块的 app_addr 信号，可以在不使用时将其置为 0，这样将 DDR 读写模块的 app_addr 进行按位或，结果即为对MIG IP 核操作的 app_addr 信号。对于 app_en 也是用同样的方法。

直接对 DDR3 进行读写时序控制是比较困难的，接口复杂且多，但是通过调取 DDR3 控制器 MIG IP 核，间接的对 DDR3 进行控制就会方便很多，控制器给用户端预留了接口，通过查看 MIG IP 核用户手册，对 IP 核进行读控制。

直接对 DDR3 进行读写时序控制是比较困难的，接口复杂且多，但是通过调取 DDR3 控制器 MIG IP 核，间接的对 DDR3 进行控制就会方便很多，控制器给用户端预留了接口，通过查看 MIG IP 核用户手册，对 IP 核进行写控制。

在项目的前几部分对 DDR3 完成写读控制以及仲裁写读控制，成功解决了在指令端口同时下达写指令和读指令是出错的问题，但是读写控制仍然存在一个问题，那就是当进行写/读操作的过程中，再来一条写/读指令，此时控制器是无法执行的，也就是此时的设计只能完成单次读写指令，这对于在实际场景使用是极其不便利的，每次只能完成一次突发读写操作，这样效率太低了！由于设计的框架是写命令和读命令分开执行的，当写命令和读命令同时执行时就会出错，并且现在的写和读命令总线是两根独立的总线，可以将其整合到一条总线上。

由于在使用 DDR3 控制器 MIG 时，在刚上电的时候不能立即进行读写操作，而是要等待一段时间（大概100us），等待 DDR3 控制器 MIG IP核初始化完成后，才可以开始进行读写操作，这个实验的目的就是对 DDR3 控制器进行初始化测试。

2:1 比例的用户接口数据总线宽度是 MIG 内存接口宽度的 4 倍，比如 MIG 中配置的数据位宽是 16 位，而 DDR 双边采样，所以用户接口是 MIG 内存接口的 4 倍即数据位宽为 64 位，同理可以得到如果设置为 4:1 则是 8 倍的数据位宽即数据位宽为 128 位。这里选择不使用OFF。以下为 MIG 和 DDR 之间的连接框图，可以看到框图的左边是用户接口，中间是 MIG 核，右边是需要控制的 DDR 接口，用户只需要去配置使用 MIG 核，就可以对 DDR 进行控制读写等操作。

这次的实验依然是基于之前的HelloWorld工程，将HelloWorld另存为新的工程并重新命名。将此工程封装成一个带有AXI4接口的IP，在菜单栏中点击“Tools”，然后在下拉列表中选择“CreateandPackageNewIP”按照提示选择next，在下图此界面选择带有AXI4接口的IP封装方式。在下图界面中，将IP的命名并设定其保存路径，注意路径不宜设置过长。设置接口的名称M_AXI；接口类型Full，使用的是满AXI4的接口；.........

ZedBoard开发常见错误：DDR的型号配置错误。间接会导致的结果是，在调试debug时，会发现cpu一直处于running的状态，但是在控制台并不能看到打印的信息，并且不管是只用了PS端或者是PS、PL端都用了，都不能在控制台上出现打印信息，但是程序可以烧录到板子上（program FPGA时发现板子上的蓝灯会亮），这说明板子本身是没问题的，排除了接线的问题，最终发现是在配置block design的DDR的信息时，DDR的型号选择错误的原因，型号选择错误会导致，程序烧录进板子后，但是由于没有配置对

从SDRAM到DDR3：SDRAM：（Dynchronous Dynamic Random Access Memory）同步动态随机存储器同步时至其始终频率与CPU前端总线的系统时钟频率相同，并且内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是自由指定地址进行数据的读写。物理Bank：处理器的位宽。芯片位宽：每一片SDRAM缓存芯片本身的位宽。逻辑Bank：SDRAM内部存储空间划分的片区。..

用于生成MIG IP核的时钟。