记录：阻止quartus优化

使用SignalTap II观察信号，要观察的信号有时会被Quartus优化掉，对信号指定属性可避免（verilog）

1. 如果是组合逻辑信号，可以使用keep属性：

(* keep *) wire sign;

2. 如果是寄存器，可以使用preserve属性：

(* preserve *) reg sign;

使用preserve有以下限制：

1）不会从该寄存器推断出状态机；

2）对零扇出寄存器无效。

3. 如果是寄存器，并且是零扇出的，可以使用noprune属性：

(* noprune *) reg sig;

noprune支持以下系列：Arria series, CycloneIII, CycloneIV, StratixIII, Stratix IV, and StratixV。