SDRAM 与 DDR SDRAM 区别

SDRAM 与 DDR SDRAM 区别

前言

本文通过对比两款镁光 SDRAM 和 DDR SDRAM 芯片（型号分别为：MT48LC8M16A2TG、MT46V32M16）手册来对比 SDRAM 与 DDR SDRAM 的区别。

概述

DDR SDRAM 与 SDRAM 的主要区别汇总如下：

1. 由于 DDR 采用双沿传输数据，每个时钟周期传输 2 次 IO 宽度的数据；而 SDRAM 只在上升沿传输数据，每个时钟只传输一次 IO 宽度的数据

2. DDR SDRAM 增加了扩展模式寄存器，用于设置 DLL 功能使能、Drive Strength

3. DDR 的数据 IO 在双沿传输数据，而内部数据只在上升沿传输，就需要将 IO 双沿传输的数据转换为单沿传输的数据，所以内部传输数据位宽是 IO 传输数据位宽的 2 倍，即两位预取

4. DDR 不支持单次突发和全页突发传输

5. DDR 在读操作时也不支持数据掩码功能，只有写操作支持

6. CAS 潜伏期支持设置为 2.5

7. t_AC 含义不同

   • SDRAM 的 t_AC 表示时钟上升沿至数据有效的时间

   • DDR SDRAM 的 t_AC 表示 DQS 上升沿与数据有效的时间差

8. DDR 初始化前面等待时间不同，且需要多进行一次扩展模式寄存器配置

9. SDRAM 在写入数据时没有延时，写命令和写数据同时有效；而 DDR 发出写命令后，需要经过 t_DQSS 延时后，数据 DQ、数据掩码 DM、数据选通信号 DQS 才有效

10. DDR SDRAM 增加了 DQS 选通脉冲信号（双向信号），用于协助接收数据。

    • 读操作时作为输出，DQS 与读数据边沿对齐；

    • 写操作时作为输入，DQS 与写数据中心对齐。

11. 延时锁存回路（DLL），由于 DDR 对时钟精度要求较高，增加了 DLL 来同步 DQ、DQS 与 CK 信号

12. SDRAM采用3.3V的LVTTL电平，而DDR采用2.5V的SSTL_2电平，DDR的功耗更低

13. DDR 不支持时钟挂起操作

结构框图

从上两个结构框图可以看出，忽略容量大小，主要区别在于红框部分：

1. SDRAM 采样单端时钟输入，而 DDR SDRAM 采用差分时钟输入

2. SDRAM 中 12 根地址线作为模式寄存器的数据信号，而 DDR SDRAM 使用 15 根线作为模式寄存器的数据信号（包括 A[12:0] 和 BA[1:0]），因为 DDR 增加了一个扩展模式寄存器（EMR），通过 BA[1:0] 来区分当前配置哪种寄存器

3. 在数据写入过程中，接收器（RCVRS）接收到的数据（DQ0~15）和数据掩码信号（LDM/UDM）被暂存于输入寄存器中。该寄存器的功能类似于 IDDR，它将 DQS 双沿传输的 16 位数据转换为 DQS 单沿传输的 32 位数据，将 2 位的 DM 信号转换为 4 位 MASK 信号。

   随后，这 32 位的 DQS 单沿数据和 4 位的 MASK 信号被送入写 FIFO。写 FIFO 的作用是处理异步时钟，将 DQS 时钟下的 DATA 和 MASK 信号同步到内核时钟 CK 下，确保数据在正确的时序下被写入内部存储阵列。

   注意输入寄存器和写 FIFO 的输入端都是把 DQS 作为数据的时钟信号，因为该信号的边沿与写入数据 DQ 和数据掩码信号 DM 的中心对齐。

   此处可能会有人有疑问，DQ 不应该是在 CK 的双沿下传输的，为什么这里是在 DQS 的双沿采集 DQ 的数据？

   DQS 是数据选通信号，在读数据时，DQS 的边沿与 DQ 的边沿对齐；在写数据时，DQS 的边沿与写数据 DQ 的中心对齐。所以写数据的时候在 DQS 的边沿采集 DQ 的数据就比较稳定。

   在读取时，Bank 在内部时钟信号的触发下，一次传送 32 位的数据给读取锁存器（READ LATCH），再分成两路 16 位数据传给数据选择器（MUX），数据选择器选择其中一路，然后由发送器（DRVRS）在 DQS 的控制下在外部时钟上升、下降沿分两次传输 16 位的数据给主控芯片。

   如果时钟频率为 100MHz，在 I/O 端口处由于时钟上下沿均传输数据，所以实际传输频率为 200MHz。

   这种内部存储单元容量（芯片内部总线位宽）= 2×芯片位宽（芯片I/O总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司称之为 2-n Prefetch（n代表芯片位宽）。

时钟

SDRAM 采用单端时钟，而 DDR 采用差分时钟，CK# 起到触发时钟校准的作用。由于数据在时钟 CK 的上升、下降沿传输，传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求 CK 的上升沿与下降沿的间距要精确控制。

由于温度、电阻性能的改变等影响，CK 上升沿与下降沿的间距可能发生变化，此时与其反相的 CK# 就起到纠正的作用（CK 上升快下降慢，CK# 则是上升慢下降快）。

在 CK 与 CK# 交叉时采集数据就能解决上述间距变化问题，这就是 CK# 的纠正思路。

由于数据在时钟的上升沿和下降沿传输，CL 可以取 2.5。数据 DQ 相关信号在时钟的双沿传输，而指令相关信号依旧是在时钟上升沿传输。

模式寄存器

1. 突发长度只支持 2/4/8，不支持 1 和 页突发
2. CAS 潜伏期支持设置为 2.5

扩展模式寄存器

1. DDR SDRAM 增加了扩展模式寄存器，用于设置 DLL 功能使能、Drive Strength

延迟锁定回路（DLL）

DLL 不涉及频率和电压转换，而是生成一个延迟量，用于同步 DQ、DQS 与 CK。正常工作状态是自动使能。

目前 DLL 有时钟频率测量法（CFM）和时钟比较法（CC）两种实现方法。

• CFM（Clock Frequency Monitor）负责监测外部时钟的频率，并据此调整内部时钟的延迟，确保内外时钟之间仅相差一个周期，实现同步。DLL 通过不断测量和调整延迟值，动态地维持内部时钟与外部时钟的精确同步。CFM 的校正速度快，仅用两个时钟周期，但容易受到噪音干扰，如果测量失误，则内部的延迟就会永远错下去。

• CC（Clock Correction）方法通过比较内外时钟周期的差异来调整内部时钟。当检测到内部时钟周期短于外部时钟时，会在下一个内部时钟周期中补充缺失的延迟，反之则减少多余的延迟。这一过程不断循环，直至内外时钟达到同步。

  CC 的优势在于其稳定性和可靠性，即使在比较过程中出现偏差，也仅影响单个数据点，不会对后续的延迟修正产生连锁反应。然而，CC 的调整过程相对较慢，需要更多时间来完成同步。

数据选通脉冲（DQS）

DDR SDRAM 增加了 DQS 选通脉冲信号（双向信号），用于协助接收数据。

• 读操作时作为输出，DQS 与读数据边沿对齐；

• 写操作时作为输入，DQS 与写数据中心对齐。

每个字节的数据对应一个 DQS 信号，对于 16 位数据线的芯片来说，每次传输两个字节数据，所以就有 LDQS 和 UDQS 信号。

写延迟 t_DQSS

t_DQSS：WRITE command to first DQS latching transition

DDR 发出写命令后，需要经过tDQSS延时后，数据DQ、数据掩膜DM、数据选通信号DQS才会有效。

这个延迟设计的作用也是在于同步，一个时钟周期传两次数据，控制精度要求较高，必须让接收方做好充分准备才能传输数据。t_DQSS 是 DDR 写入操作的一个重要参数，太短可能造成接受错误，太长则会造成总线空闲。

t_DQSS 大于等于 0.75 个时钟周期，小于等于 1.25 个时钟周期。

t_AC

• SDRAM 的 t_AC 表示时钟上升沿至数据有效的时间
• DDR SDRAM 的 t_AC 表示 DQS 上升沿与数据有效的时间差

时序

初始化时序

相比 SDRAM 多了一个配置扩展模式寄存器的状态，初始化时序图如下所示，当上电电源稳定后，经过 200us 延时后把时钟使能，然后对所有 bank 进行预充电，之后依次配置扩展模式寄存器、模式寄存器，之后再次预充电，最后进行两次自刷新操作，就可以进入正常工作状态了。

读写时序

• 数据可以在时钟的双沿传输，但是命令只能在时钟的上升沿传输，因此当CL为2.5时，读操作完成后，下一个指令需要延迟半个时钟周期后才能发出。
• 读操作没有数据掩码，只有写操作才有。

附件一：DDR SDRAM 状态跳转图

附件二：DDRx SDRAM 参数对比