sduwh-电子设计自动化（EDA）实验-作业1 Register Adder

一、实验任务

（1）设计一个含寄存器的加法电路。

（2）学会结构化设计。

二、设计思路

（1）进行子模块设计。 分别写出 D 触发器、四位二进制寄存器、加法器。

（2）使用例化语句调用子模块，完成结构化设计

三、Verilog 代码及注释

（1）顶层模块
module f_ADDER(A,B,CLK,RST,COUT,S,m,n);
    input[3:0] A,B;
    input CLK,RST;
    output[3:0] S,m,n;
    output COUT;
    wire[3:0] net1,net2,net3;
    wire net4;
    assign m=A;
    assign n=B; //m、n为显示输出
    
    DFF4 U1 (CLK,A,net1,RST);
    DFF4 U2 (CLK,B,net2,RST);
    DFF4 U3 (CLK,net3,S,RST);
    DFF2 U4 (CLK,net4,COUT,RST);
    ADDER4B U5(net1,net2,net4,net3); //调用子模块进行连线，完成结构化设计
endmodule 

（2）D触发器

module DFF2(CLK,D,Q,RST);
    output Q;
    input CLK,RST;
    input