Verilog基础入门-FPGA

Verilog基础入门-FPGA

注：本人以督促自己和分享心得与收获为目的写下此系列文章，并且每篇文章都将是跟进学习内容同步书写，不免会有疏漏和错误，希望见谅。期望大佬的指导，以及同为学习者共同讨论，我们共同进步。

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提示：以下是本篇文章正文内容

一、Verilog基础编写思路

在第一天的内容中，学习到了基础的verilog固定模板，但并未具体化，如下展现基础简单的代码，对基础verilog编程有直观了解。

一串完整的、简单的Verilog代码：

 module MOX21a （
    intput a,b,s,
    output y);
    assign y=(s?a:b);
 endmodule

注：端口信号、参数说明可直接放于括号内声明，也可在端口列表位置全部将端口列举一遍后再分别声明。（本文直接声明）
此代码对应抽象电路如下（黑匣子，个人理解：之后要添加的各语法语句即为黑匣子中的秘密逻辑，而各种声明则是描述、建立端口信号，这便是硬件描述语言的奥妙）：
模拟波形关系（实际信号处理时效果）：

二、assign语句

（1）其使用特点及与always语句差异

1、assign只能针对wire型参数，always只能定义reg型参数（因不定义则默认参数为wire，故用always带时序语句时一定要手动定义reg。）
补充：对应到电路中，wire含义为线，读到将直接激活作出反应；reg为寄存器，将在时序中使用，搭配always语句，完成时序电路描述，“有时间维度”的激活。
2、assign后的等于皆用=；always中等于需用<=表示。意义相同，书写不同。
3、虽常采用二进制，但较多运算中可有三种结果：
1（真）、0（假）、x（不确定），此点注意。

（2）assign语句中的运算符

常用九类运算符：算术运算符、逻辑运算符、关系运算符、等价运算符、按位运算符、缩减运算符、移位运算符、拼接运算符、条件运算符。

1. 算术运算符
   

2. 逻辑运算符
   
   记：对某一表达式，只要有x，大概率x（不确定结果），另可用将x分别换为1或0，看结果若不同则为x判断。

3. 关系运算符

4. 等价运算符自己记法：俩符号为判断真假等于，因=符号少，因x出现可以被判断为不确定结果x；而仨符号（case型）符号多，需全等才等，非1则0，只有“全”等1，不“全”等0。

5. 按位运算符
   记：符号也变单了：按位运算

6. 缩减运算符
   记：将应该放操作叔中间的运算符放开头，只一位，即行使缩减自己操作。

7. 移位运算符
   注：不带符号位的操作数操作即（逻辑）移位；带符号位的移位即算术移位。有移位，所有位移动，且所有移位后溢出的数都舍去，同时：
其中，算术移位中右移，左侧空位用符号位的数补上；其余所有移位情况，出现空位都补0。

8. 拼接运算符
   直接拼接与倍数复制拼接，以及组合使用。

9. 条件运算符特：组合使用，内部S0重复使用，做第二逻辑判断，即可看出使用规律：按判断单元逻辑从前到后，编排组合的从外到里，越在里侧决定核心更靠近最终输出，书写次数越多。

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总结

今天的内容，首先对Verilog整体编写最简单的构架进行展示，帮助我们产生初步认知。
同时意义重大的是，今日认识并总结了assign语句和部分always语句的书写规范，学习了assign语句中的各种运算符以及其包含的逻辑，这些为之后运用assign语句来描述硬件逻辑电路打下基础，今日收获颇丰。

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