Verilog基础入门-FPGA

Verilog基础入门-FPGA

注：本人以督促自己和分享心得与收获为目的写下此系列文章，并且每篇文章都将是跟进学习内容同步书写，不免会有疏漏和错误，希望见谅。期望大佬的指导，以及同为学习者共同讨论，我们共同进步。

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提示：以下是本篇文章正文内容

一、Verilog固定模板

Verilog书写时拥有固定模板，就如其他编程语言如C/C++等语言一样，而Verilog语言模板较为看来也十分简单，不难理解，如下：

固定模板如下：

开头：（模块说明部分）

 module 模块名 （【端口列表】）;
  【端口信号说明】
  【参数声明】

中间改动部分：（功能描述部分）

     【内部信号说明】【assign语句】
     【底层模板或门源语言调用（包括生成块）】
     【Initial或always语句块】
     【任务和函数定义】【specify块（路径延迟）】

结尾：（模块说明部分）

 endmodule

要点：
1、常用语句为：assign、always、底层模块调用语句。
2、上述三语句顺序无关。
3、仅module、endmodule必写，其余均选写可。

二、功能描述部分

1、模块名是指电路的名字，由用户指定，最好（一定）与文件名一致（特别是在Quartus lI软件中调试时）;
2、端口列表是指电路的输入/输出信号名称列表，信号名由用户指定，各名称间用逗号隔开;
3、端口信号声明是要说明端口信号的输入输出属性、信号的数据类型、以及信号的位宽：
输入输出属性有input，output，inout三种；信号的数据类型常用的有wire和reg两种；信号的位宽用[n1:n2]表示；同一类信号之间用逗号隔开；
4、参数声明要说明参数的名称和初值

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总结

其实今天的学习还掌握了一些新语法、定义的含义，以及assign语句，但第一次书写文字，对书写文章的时间预计太过失误，迫于安排，下次连同一起补上。
首次学习，意义匪浅，对于我本人来说，直观地产生了对Verilog了解，浅显得体验到了其之所以称为硬件描述语言，展现出的与电路之间的关系。

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