基于FPGA的斐波那契数列verilog实现,包含testbench

目录

1.基本定义

2.黄金分割比例

3.基于FPGA的斐波那契数列verilog实现

4.测试结果

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       斐波那契数列（Fibonacci sequence）是一个在数学、自然界以及计算机科学等领域中广泛出现的序列，以其简洁而深邃的性质吸引着众多研究者和爱好者。这个数列以意大利数学家列奥纳多·斐波那契的名字命名，他在13世纪的著作《计算之书》中首次引入了这个序列，虽然这个数列的概念实际上更早地出现在印度数学中。

1.基本定义

       斐波那契数列定义如下：每个数是前两个数的和，序列以0和1开始。用数学符号表示，第n个斐波那契数记作Fn​，其定义为：

数列的前几项是：0, 1, 1, 2, 3, 5, 8, 13, 21, 34, ...

      斐波那契数列蕴含了许多有趣的性质和封闭形式的表达式，其中最著名的是“黄金分割”关联和Binet公式。

举例：

      假设第一个月有一对初生兔子，第二个月进入成熟期，第三个月开始生育兔子，并兔子永不死去，它们按照下列的方式繁衍：

第一个月，1号兔子没有繁殖能力，还是一对。

第二个月，1号兔子进入成熟期，没有繁殖，还是一双。​

第三个月，1号兔子生一对兔子（2号），这个月有（1+1=）2对兔子。

第四个月，1号兔子生一对兔子（3号），2号兔子进入成熟期，这个月有（1+2=）3对兔子。

第五个月，1号兔子生一对兔子（4号），2号兔子生一对兔子（5号），3号兔子进入成熟期，这个月有（3+2=）5对兔子。

第六个月，1号兔子生一对兔子（6号），2号兔子生一对兔子（7号），3号兔子进生一对兔子（8号），4号、5号 兔子进入成熟期，这个月有（3+5=）8对兔子。

2.黄金分割比例

       斐波那契数列与黄金分割比例（约等于1.61803398875，记为ϕ）密切相关。随着数列项数增加，相邻两项的比例逐渐逼近黄金分割比：

       斐波那契数列的递推关系可以用矩阵的形式表示，这在理论分析和算法实现上都非常有用。定义矩阵：

以此类推，通过快速幂算法可以高效计算An，进而得到任意项的斐波那契数。

      除了Binet公式，还有多种其他形式的封闭形式表达式，尽管它们在实际计算中的直接应用可能不如Binet公式那样直接或实用。例如，使用生成函数方法可以得到另一个表示形式，但此处为了保持文章的紧凑性，不再详述。

3.基于FPGA的斐波那契数列verilog实现

       在数字逻辑设计领域，现场可编程门阵列（Field-Programmable Gate Array, FPGA）提供了高度灵活的硬件实现平台。利用Verilog硬件描述语言，我们可以设计并实现复杂的数字电路，包括计算斐波那契数列这样的递归算法。基于FPGA的斐波那契数列实现展示了硬件设计的灵活性与高效性，通过迭代算法和各种优化策略，可以在保证计算正确性的前提下，实现高速、低延迟的计算性能。其核心程序如下所示：

...................................................................
module tops(  // 模块声明
    // FSM状态机操作
    always @(posedge clk or negedge rst_n) begin // 在时钟上升沿或复位信号下降沿触发
        if(!rst_n) begin // 复位条件
            i1 <= 0; // 初始化i1为0
            i0 <= 0; // 初始化i0为0
            n <= 0; // 初始化计数器n为0
            done_tick <= 0; // 初始化完成标志为0
            state_reg <= idle; // 初始化状态为idle
        end
        else begin // 非复位条件
            done_tick <= 0; // 每个时钟周期先清零完成标志
            case(state_reg) // 根据当前状态进行不同操作
                idle: if(start) begin // 空闲态转运算态条件
                            i1 <= 1; // 初始化斐波那契序列
                            i0 <= 0;
                            n <= i; // 设置计数器为输入的斐波那契数列位置
                            state_reg <= op; // 转换到运算状态
                        end
                op: begin // 运算态处理
                        if(n == 0) begin // 达到第0项，准备完成
                            i1 <= 0;
                            state_reg <= done; // 转换到完成状态
                        end
                        else if(n == 1) state_reg <= done; // 达到第1项，直接完成
                        else begin // 计算下一个斐波那契数
                            i1 <= i0 + i1;
                            i0 <= i1;
                            n <= n - 1; // 计数器递减
                        end
                    end
                done: begin // 完成态处理
                        done_tick <= 1; // 标记完成
                        state_reg <= idle; // 重置状态为idle，准备下一次计算
                      end
                default: state_reg <= idle; // 非预期状态，返回idle
            endcase
        end
    end

    // 直接赋值输出fibo
    assign fibo = i1;

    // 对fibo2的同步赋值，仅在计算完成后更新
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            fibo2 <= 21'd0; // 复位时清零
        end
        else begin
            if(done_tick == 1'b1) // 判断完成标志
                fibo2 <= fibo; // 完成时更新fibo2
            else
                fibo2 <= fibo2; // 否则保持不变
        end
    end
endmodule
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4.测试结果