Modelsim仿真NCO ip核报找不到asj等库文件的错误的解决方法

已于 2023-09-26 14:34:13 修改
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文章标签： fpga开发
于 2023-09-26 11:29:57 首次发布
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本文链接：https://blog.csdn.net/m0_64457726/article/details/133301605
版权

在用Modelsim仿真NCO IP核的时候报出了如下错误

# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(116): Instantiation of 'asj_nco_fxx' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(129): Instantiation of 'asj_altqmcpipe' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(147): Instantiation of 'asj_dxx_g' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(156): Instantiation of 'asj_dxx' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(163): Instantiation of 'asj_nco_apr_dxx' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(178): Instantiation of 'asj_nco_pxx' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(191): Instantiation of 'asj_gam_dp' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(203): Instantiation of 'asj_nco_as_m_dp_cen' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(215): Instantiation of 'asj_nco_as_m_cen' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(227): Instantiation of 'asj_nco_as_m_cen' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(241): Instantiation of 'asj_nco_madx_cen' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(252): Instantiation of 'asj_nco_mady_cen' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(265): Instantiation of 'asj_nco_derot' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(274): Instantiation of 'asj_nco_mob_w' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(283): Instantiation of 'asj_nco_mob_w' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
# ** Error: (vsim-3033) D:/CODE/nco/prj/ip/nco_st.v(295): Instantiation of 'asj_nco_isdr' failed. The design unit was not found.
# 
#         Region: /nco_tb/i_nco/nco_st_inst
#         Searched libraries:
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/220model
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/sgate
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_mf
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/altera_lnsim
#             D:/intelFPGA/13.0/modelsim_ase/altera/verilog/cycloneive
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work
#             D:/CODE/nco/prj/simulation/modelsim/rtl_work

解决方法：

  1. 找到asj库文件的存放文件夹 D:/CODE/nco/prj/ip/nco-library/

  2. 然后把这个文件夹添加到 Simulate—>Start Simulation…—>Libraries里面
    在这里插入图片描述

  3. 然后在Modelsim中重新对nco.vo和nco_tb.v文件进行编译 Compile—>Compile…
    在这里插入图片描述

  4. 然后在Modelsim中重新进行仿真 Simulate—>Start Simulation…
    在这里插入图片描述

  5. 然后就会出现这个界面
    在这里插入图片描述

  6. 然后弹出波形窗口以后依次点击①Restart 和 ②Run -All就会开始出现波形
    在这里插入图片描述
    最后注意，由于NCO IP核仿真需要占用较大的磁盘空间，因此如果磁盘比较小的话可能会出现因为磁盘被占满而仿真中断的情况。
    所以遇到仿真中断的情况的时候需要返回去看一下是否磁盘被占满了。

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05-23 1115
vivado与modelsim联合仿真时无法顺利完成，出现报错 **Error(vsim-3033)**：../bd/system/ip/system_fifo_generator_0_0/sim/system_fifo_generator_0_0.v(291): Instantiation of 'fifo_generator_v13_2_3' failed.The design unit was not found.
Quartus联合modelsim的ip核仿真——以FIFO为例——（报错问题解决）
FG的博客
01-12 3447
tips：本文章不涉及fifo的ip核参数含义讲解，只是通一通开发流程，总结一下哪里容易报错，新手向，旨在能够正确出波形，别卡在报错中折磨。 在新建工程前，新建文件夹管理文件 打开quartus，新建工程，路径设置到quartus_prj目录下，工程名和顶层名均为fifo 一路next到选型号，按照板卡型号进行选择。Family->package->pin count---->core speed grade->available devise->next simulatio
利用Modelsim仿真出现报错解决方法Error (suppressible): (vsim-3009)
2301_77007061的博客
07-25 1055
程序没有报错，TestBench也没有报错。再次运行modelsim。在modelsim报错。
Quartus中使用Modelsim仿真-找不到库?
weixin_64365660的博客
10-01 933
强制删除文件夹powershell运行下方代码。
使用Modelsim独立仿真Altera IP核
07-06
本文将详细介绍如何使用 Modelsim 独立仿真 Altera IP 核，避免了在 Quartus 中调用 Modelsim 时重复编译库的缺点，并且可以直接在 Modelsim 中进行操作，不再依赖于 Quartus。 1. 软件环境 使用的软件环境为 Win7...
ModelSim SE仿真Altera库的常见仿真错误问题合集
08-03
文章以问答的形式汇集了ModelSim SE仿真Altera库的常见仿真错误与解决办法。
如何仿真IP核(建立modelsim仿真库完整解析
01-06
一般而言，Modelsim 等 价仿真已经成为大众的常识，但是学习仿真是否学习 Modelsim，笔者则是一直保持保 留的态度。笔者认为，仿真是 Modelsim，但是 Modelsim 不是仿真，严格来讲 Modelsim 只是仿真所需的工具而已...
FPGA NCO IP设置 数字混频 + modelsim仿真.zip
06-10
数字混频的Veriloag代码，Quartus工程，含testbench仿真。程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效...
ModelSimSE中添加ALTERA仿真库步骤Modelsim中文教程 仿真步骤 学习资料.zip
08-04
ModelSimSE中添加ALTERA仿真库步骤Modelsim中文教程 仿真步骤 学习资料: 2021_modelsim.ppt 2021_Modelsim中文教程.ppt 2021_Modelsim仿真步骤.ppt 2021_Modelsim仿真详细教程.ppt 2021_modelsim教程(中文).ppt 2021...
在modelsim中添加vivado ip仿真库
1615549892
08-08 2043
1. 编译vivado ip仿真库 注意：modelsim10.5不支持仿真vivado2019.2版本的库，需要modelsim2019版本才可以。 预计编译需要30min，耐心等待。 2.库路径添加至modelsim 首先，找到vivado ip库路径在：刚才编译ip库的文件夹，目录下会有一个modelsim.ini文件，包含所有vivado ip仿真文件路径。打开文件并找到“;mvc_lib = $MODEL_TECH/../mvc_lib”，将下面包含的路径连续的行复制。 ..
Modelsim仿真NCOip核
YuZhibo81的博客
02-11 1648
使用Quartus对NCOip核心进行设计，用modelsim对设计的模型进行仿真验证。
使用Quartus 18.0 的NCO ip核产生一个正弦信号，并用modelsim仿真（解决asj文件not define 问题）
guorui的博客
12-08 5975
使用Quartus 18.0 的NCO ip核产生一个正弦信号 NCO ip核的参数设置 .v文件的内容 module nco_test(clk,reset_n,clken,phi_inc_i,fsin_o,out_valid); input clk; input reset_n; input clken; input [15:0] phi_inc_i; output [9:0] fsin_o; output out_valid; nco_ip u1( .cl
ModelSim-Altera路径找不到或者不正确的解决办法
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weizhangyjs的博客
09-01 5万+
今天碰到一个坑，就是在quartus里面打开ModelSim-Altera进行仿真的时候报错，说是找不到路径。 一般的解决办法是： 在quartus中打开tool——options改正路径为D:\quartus\quartus13.1\modelsim_ase\win32aloem。也就是quartus安装路径下的win32aloem，因为当你点击右边三个点的按钮选取文件路径的时候在你的选项中...
Modelsim窗口恢复
weixin_42982290的博客
01-02 8185
#Modelsim窗口恢复 ModelSim窗口打乱后恢复到默认状态 点击“Layout”-> “Reset”即可
MySQL相关知识点（原理、面试、工作）
本人拙笔，记录一些开发、面试中的笔记，希望能帮到你。
03-04 770
MySQL相关常识欢迎使用Markdown234新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入 欢迎使用Markdown234 你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Mark
使用Modelsim仿真Lattice器件：从库编译到链接
Lattice 设备的 Modelsim 仿真需要完成库文件的编译、开发环境与 Modelsim 的集成配置，以及正确的仿真设置。通过这些步骤，开发者能够充分利用 Modelsim 强大的仿真功能，确保 Lattice 设备的设计在实际应用前达到...
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