Modelsim仿真实现Verilog HDL二进制除法器

将除法转化为减法循环运算，当被除数大于等于除数时，用被除数减去除数1次，同时商增加1，反复多次直至被除数小于除数，此时的被除数就是余数。

1	clk	时钟，上升沿有效，初始0，周期4ns，每2ns反相一次
2	rst	复位，高电平有效，上升沿有效，初始1，100ns后变为0，即刚开始时复位100ns，然后正式开始工作。复位时，会让y1为0，y2为a。