Modelsim仿真实现Verilog HDL 4位二进制计数器

数字电路介绍

同步电路设计是系统状态的变化与时钟信号同步，并通过这种理想化的方式降低电路设计难度。同步电路设计是FPGA设计的基础。触发器（Flip-Flop，FF）是一种只能存储1个二进制位bit的存储单元，可以用作时序逻辑电路的记忆元件。FPGA逻辑单元内的D触发器（D-FF）就是一种在时钟的上升沿（也可以是下降沿）将输入信号的变化传送至输出的边沿触发器。即仅在CLK信号（时钟）的上升沿将输入值传送至输出Q，其他时候都是锁存状态。此外，有的D触发器还带有Set（置1）或/和Reset（置0）接口，可以是高电平有效，也可以是低电平有效。

如果将D触发器的Q_和D连起来，就可以使得输出的Q正好是CLK的二分之一频率，称为二分频电路。这是因为，在n个时钟周期内，CLK会变化2n次，而Q只会变化n次。

将多个D触发器连起来，就可以形成二进制计数器，例如下图是由4个D触发器连接在一起形成的4位二进制计数器。不使用Set功能，只使用Reset功能，低电平有效。4个触发器共用1