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ds1302时序 写数据时序 第二个字节是“写数据”，在写数据时，SCLK都是“上升沿有效”。 读数据时序第二个字节是“读数据”，在读数据时，SCLK信号都是“下降沿有效” 命令格式不论是读操作还是写操作，在时序图中，第一个字节都是“访问寄存器的地址”格式如下：BIT 7 固定。BIT 6 表示是访问寄存器本身，还是访问 RAM 空间。BIT 5 … 1 表示是寄存器|R...
2022-01-15 18:33:07
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原创 Git之远程仓库(GitHub与Coding)的应用
最近通过Git将代码在远程仓库进行了备份，现在记录一下通过Git实现远程仓库（GitHub 与 Coding）的管理。Git的使用首先在官网下载Git-2.31.1-64-bit.exe安装Git；然后进行TortoiseGit-2.7.0.0-64bit.msi的安装；安装比较简单直接默认下一步即可。接下来不同电脑可能会出现TortoiseGit文件夹和文件图标不显示的现象，主要原因有以下几点：Coding远程仓库的使用首先在Coding上...
2021-04-28 09:32:02
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原创 System Verilog 验证环境的搭建2
接着上一篇博客，继续进行System Verilog验证环境的搭建。首先依据DUT的具体功能来制定测试功能点与测试标准，具体如表所示。测试类名测试功能点测试内容测试标准reg_write_read_test寄存器读写测试所有控制器/状态寄存器的读写测试读写值是否正确reg_illegal_access_test寄存器稳定性测试非法地址读写，对控制寄存器的保留域进行读写，对状态寄存器进行写操作通过写入和读出确定寄存器的值是不是预期值，而不是絮乱值，同时非法寄存器操
2021-04-23 21:34:32
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原创 System Verilog 验证环境的搭建1
数字IC验证的工具安装完成后，最近也终于开始学习芯片验证的内容。个人推荐小白从路科验证的视频开始学习。接下来以路科验证的案例为例，开始总结System Verilog 验证环境的搭建。MCDF验证案例介绍多通道数据整形器（MCDF，multi-channel data formatter），将上行多个通道数据经过内部的FIFO，最终以数据包的形式送出；此外，MCDF也拥有寄存器的读写接口，能够支持更多的控制功能。MCDF的设计结构如下:MCDF的接口时序：channel slave接口时序
2021-04-21 18:35:56
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原创 FPGA与DSP/ARM通信方式详解
FPGA/DSP/ARM各所所长，在日常项目中，由于设计成本、性能等多方面因素的影响，经常会遇到多种编程芯片出现在同一项目中，此时不同编程芯片之间指令与信息的交互就显得非常重要。FPGA与DSP的通信方式FPGA与ARM的通信方式...
2021-02-06 15:26:10
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原创 KEIL之Options for Target
工程目标选项配置Device设备（器件）新建工程第一个就是选择设备（器件）。强调一点就是：器件可以通过输入查找，也可以通过列表查找。Target目标从内容可以看得出来是工程目标的调试晶振频率、选择的编译器、RAM和ROM分配的地址空间等。第1处：晶振频率这个值主要用于仿真调试用，一般我们使用硬件调试可以不用管这个值。第2处：操作系统是否选择Keil自带的RTX操作系统，一般我们都不选。第3处：系统预览文件这里我们一般是默认使用系统自带，不选择自己定义的。第4处：生成代码所选择的编译
2021-02-06 15:23:09
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原创 ubuntu下UVM的编译及首个程序的验证
最近开始自学数字IC验证的内容，验证平台的环境安装、配置并不是很难，但是对于小白来说，独自摸索还真不容易。接下来我将步骤单独列出，供后续学习者参考。准备UVM标准库文件，网上版本较多，我们以uvm-1.1d版本为例进行说明。UVM标准库文件已上传到CSDN中。把uvm-1.1d.tar.gz放在linux系统中进行解压。也可以在window系统下解压后上传到linux系统中。打开.bashrc进行环境变量的配置gvim .bashrc#打开.bashrcexport UVM_HOME=/home/
2021-02-02 21:04:40
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原创 校招IC/FPGA系列之简答题合集
校园招聘即将开始，是时候回顾一下FPGA设计基础，顺便记录一下求职期间的一些经历。线与逻辑线与逻辑：即两个输出端(包括两个以上)直接互连就可以实现"AND"的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流(灌电流)，而烧坏器件。在硬件上，可用集电极开路门(OC门)或三态门(TS门)来实现。OC门实现线与，应同时在输出端口加一个上拉电阻；三态门(TS门)主要应用于多个门输出共享数据总线，为避免多
2020-12-08 12:56:25
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原创 ROV采集与通信系统之上位机设计
前言时间一晃，我已经是一名即将步入研三的老学长，趁着这个假期抓紧时间把毕业设计的大体框架完成，后续细节的优化工作再慢慢处理。毕设的课题是ROV采集与通信系统，简单来说就是ROV水下实时采集高清图像信息及各种传感器数据，通过光纤传输至水上经DDR3进行缓存，最后通过千兆以太网上传至上位机进行数据的可视化操作。整体的工作量相对来说还是比较大的，硬件部分设计会在之后的博客进行更新，今天主要来谈一下上位机设计，主要介绍udp数据的接收、图像数据的显示、传感器数据的可视化分析三部分。UDP数据的接收udp—–数
2020-06-12 18:04:15
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原创 IIC通信方式的详解
IIC IIC的物理层典型电路如下： IIC协议层 数据的有效性在时钟的高电平周期内，SDA线上的数据必须保持稳定，数据线仅可以在时钟SCL为低电平时改变。 起始和结束条件起始条件：当SCL为高电平的时候，SDA线上由高到低的跳变停止条件：当SCL为高电平的时候，SDA线上由低到高的跳变 应答每当主机向从机发送完一个字节的数据，主机总是需要等待从机给出一个应答信号，...
2020-05-30 10:11:32
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原创 Altium Designer快捷键和规则
快捷键测距：“Ctrl+M”单位切换：“Ctrl+Q”封装库设置原点：“Edit-Set Peference-Location”PCB中设置原点：“Edit-Origin-Set”定位孔制作：先在Keep-Out layer放置一个需要大小的圆，然后按快捷键T-V-T，这时候如果单击圆的里面，可以看到圆的里面有一灰影，双击圆里面的双影，选择“板件切块（cutout）”再按确定。以左边沿对齐器件（以上器件为准） Shift+Ctrl+L以右边沿对齐器件（以上器件为准） Shift+Ctrl+R
2020-05-29 17:49:04
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原创 AGV项目底层总结二
接着《AGV项目底层总结一》这篇博客，就AGV项目底层的代码设计技巧来进行讲解。串口数据接收处理串口指令的接收所用中断的方式，同时在中断里进行数据帧的识别，接收完整一帧数据后标志位置1，在main函数中通过标志位的判断来进行接收到指令的相应处理。//串口1中断服务程序void USART1_IRQHandler(void) { u8 Res; static u8 reci_step = 0; //数据接收状态机 static u8 length
2020-05-29 12:06:13
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原创 数字二倍频电路
常用数字二倍频电路介绍由一个同或门与一个时钟上升沿有效的D触发器（连接成翻转器）组成，其中clk_in为外部输入时钟周期信号，clk_out为二倍频输出信号。下图为其输入输出波形。在t0时刻：(稳定状态)clk_in为低电平，D触发器为复位状态（即Q=0、Q#=1），这样Q#与clk_in经"同或门"后为低电平（异出为0），此时为初始稳定状态，如下图所示：当t1时刻到来时：（并非稳定状态）clk_in时钟变为高电平，此时D触发器尚未翻转，“同或门"另一输入引脚亦仍为高电平，则"同或门"输出转变
2020-05-28 20:25:09
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原创 Modbus RTU协议实现
Modbus协议简介Modbus串行链路系统可以使用不同的物理接口(RS 485，RS 232)，最常用的是RS 485两线制接口。为了提高通信模块在工业应用中的抗干扰性和稳定性，接口芯片和FPGA核心模块之间应加入高速光耦进行隔离，总线两端处放置线路终端电阻，采用屏蔽双绞线作为通信线等。在串行链路上，Modbus RTU(Remote Terminal Unit)模式报文中每8个位字节含有两个4位十六进制字符，这种模式的主要优点是较高的数据密度，在相同的波特率下比ASCII模式有更高的吞吐率。RTU模
2020-05-28 20:12:11
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原创 Python之数据分析总结
将文本打开读取文本内八位的十六进制数值，进行分割，将其转换为十进制数值并输出,并绘图。import numpy as npimport matplotlib.pyplot as pltimport matplotlib as mplplt.rcParams['font.sans-serif']=['SimHei'] #用来正常显示中文标签plt.rcParams['axes.unicode_minus']=False #用来正常显示负号file_object = open('thefile..
2020-05-28 19:32:22
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原创 Python之基础知识总结二
用户输入函数input()让程序暂停运行，等待用户输入一些文本。获取用户输入后，Python可将其存储在一个变量中，以方便使用。使用函数input()时，Python将用户输入解读为字符串message = input("Tell me something, and I will repeat it back to you: ")print(message)>>>Tell me something, and I will repeat it back to you: Hello e
2020-05-28 17:24:01
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原创 Python之基础知识总结一
变量与数据类型操作变量（1）变量名只能包含字母、数字和下划线。变量名可以字母或下划线打头，但不能以数字打头。就目前而言，应使用小写的Python变量名。在变量名中使用大写字母虽然不会导致错误，但避免使用大写字母是个不错的主意。（2）变量名不能包含空格，但可使用下划线来分隔其中的单词（3）不要将Python关键字和函数名用作变量名，即不要使用Python保留用于特殊用途的单词，如print字符串将name字符串改为全部大写name.upper()将name字符串改为全部小写name.lo
2020-05-28 17:14:28
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原创 VGA/HDMI显示器驱动设计
浅谈VGA显示器1、VGA显示器的工作原理2、VGA时序参数的定义//480x272 9Mhz`ifdef VIDEO_480_272parameter H_ACTIVE = 16'd480; parameter H_FP = 16'd2; parameter H_SYNC = 16'd41; parameter H_BP = 16'd2; par...
2020-05-28 15:46:40
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原创 AGV项目底层总结一
CAN 芯片原理图 芯片引脚功能1.D 发送数据输入2.GND 接地3.VCC 电源4.R 接收数据输入5.Vref 参考电压输出6.CANL 低电平CAN总线7.CANH 高电平CAN总线RS. 选择进入高速模式还是静音模式 芯片功能描述LM358运放 一路引脚连接图 两路引脚连接图LM2596-5 原理图从电路图连接之后测试并没有通过，原...
2020-05-17 16:07:05
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原创 ZYNQ学习笔记——信号/接口/引脚
上一篇文章了解了Zynq-7000 EPP设备的主要结构框架，今天继续学习Zynq-7000 EPP设备的主要信号/接口/引脚部分，主要接口和信号如下图所示：Power Pins
2020-05-16 09:47:40
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原创 ZYNQ学习笔记——结构框架
ZYNQ简介Zynq™-7000系列基于Xilinx®可扩展处理平台（EPP）体系结构，这种体系结构可以方便地分别映射PL和PS中的自定义逻辑和软件。它能够实现独特的、差异化的系统功能。Zynq-7000 EPP的功能块框图如图所示：ZYNQ启动流程系统重置后，自动按顺序初始化系统：1、引导阶段：引导ROM【确定引导是安全的还是不安全的，执行系统的一些初始化和清理，读取模式管脚以确定主引导设备】和第一阶段引导加载程序（FSBL）；ZYNQ处理器系统(PS)ZYNQ(PS域-PL域)数据交互方式
2020-05-15 12:44:14
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原创 AMBA总线应用的详解（一）
AMBA总线规范介绍AMBA 总线规范是 ARM 公司提出的总线规范，被大多数 SoC 设计采用，它规定了AHB(Advanced High-performance Bus)、ASB( Advanced System Bus)及 APB(Advanced Peripheral Bus)。AHB 用于高性能、高时钟频率的系统结构。APB 用于连接外部设备，对性能要求不高，而考虑低功耗问题。今天...
2020-04-11 15:11:13
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原创 Verilog HDL之实用技巧总结
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Ma...
2020-04-04 10:49:39
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原创 SPI通信方式的详解
SPI 连接图SCLK主机给从机的系统时钟SDI/MISO主机输出给从机的数据SDO/MOSI 从机输出给主机的数据CS/SS 片选信号，此信号有效表示此从机被选中通信Note:三线的SPI是把SDI和SDO合并成了一个双向的SDIO 通信模式通过CPOL（时钟极性）和CPHA（时钟相位）来 控制我们主设备的通信模式Mode0：CPOL=0，CPHA=0Mode1：C...
2020-04-04 10:41:44
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原创 NIOS II- Dual_Port RAM IP的应用
NIOS II- Dual_Port RAM IP在NIOS II 的学习中用到FPGA—NIOS II的信息交互，最常用的方式：FIFO/RAM/Avalon-MM Pipeline Bridge。根据项目需求决定采用Dual_Port RAM进行信息交互。由于查阅资料并没有发现有Dual_Port RAM交互的详细步骤，故将自己的步骤记录，供后续研究者参考。本设计所用芯片为ALTERA系...
2019-10-24 14:20:49
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原创 GPIO的通用IO
GPIO端口寄存器 四个 32 位配置寄存器32 位配置寄存器GPIOx_MODER (I/O 引脚的方向)，GPIOx_OTYPER(输出类型推挽和开漏), GPIOx_OSPEEDR(速度) 和GPIOx_PUPDR(上拉或者是下拉) 两个 16位数据寄存器GPIOx_IDR(存储 I/O 引脚输入的数据) 和 GPIOx_ODR(输出数据) 一个 32 位置位/复位寄存器GPI...
2018-12-13 10:29:25
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原创 STM32复位和时钟系统
阻容复位时钟源任一个时钟源都可被独立地启动或关闭，优化系统功耗。 主时钟源三种不同的时钟源可被用来驱动系统时钟(SYSCLK)HSI 振荡器时钟。HSE 振荡器时钟PLL 时钟[主PLL和专用PLL） 二级时钟源LSI时钟：32KHz低速内部RCLSE时钟：32.768khz低速外部晶体 时钟树 [1] LSI是低速内部时钟，RC振荡器，供独立看门狗和自动...
2018-12-05 18:48:46
197
uvm标准库源代码.rar
2021-02-02
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