DE2-115基于NIOSII软核的流水灯实验

钙锌

已于 2024-05-14 15:23:00 修改

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文章标签： fpga开发

于 2024-05-12 22:46:20 首次发布

本文链接：https://blog.csdn.net/m0_69193194/article/details/138755314

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文章目录

一、实验设备
二、基于NIOS-II软核流水灯实现(硬件设计)
三、基于NIOS-II软核流水灯实现(软件设计)
四、实验结果

一、实验设备

硬件：PC 机、DE2-115 FPGA 实验开发平台；
软件：Quartus-II、Platform Designer、Nios II SBT

二、基于NIOS-II软核流水灯实现(硬件设计)

1、新建工程

选择目标芯片：cycloneIVE系列的EP4CE11529C7

2、 Qsys系统设计

1.启动 Platform Designer 在这里插入图片描述 2.点击 File-save，在文件名中填写为kernel
3.双击 clk_0 元件，对 Clock 进行时钟设置

4.添加 CPU 和外围器件。从 PD 的元件池中选择以下元件加入到当前设计的系统中：Nios II 32-bit CPU、jtag uart、片上存储器、PIO、system ID
添加 Nios II 32-bit CPU
在“component library”标签栏中找到“Nios II Processor”后点击 Add（在查找窗口输入nios 即可）。
在这里插入图片描述

在 Nios Core 栏中选择 Nios II/f 选项，其他保持默认选项
在这里插入图片描述
将 nios2_qsys_0 重命名为 cpu，右键，点击”Rename”即可重新命名

将 cpu 的 clk 和 reste_n 分别与系统时钟 clk_0 的 clk 和 clk_reset 相连（右键器件—> connection），也可以通过点击节点连接
在这里插入图片描述
添加 jtag uart 接口

jtag uart 接口是 Nios II 嵌入式处理器新添加的接口元件，通过内嵌在 Intel FPGA 内部的 JTAG 电路，可以实现在 PC 主机与 Qsys 系统之间进行串行字符流通信。
从下图左侧”Component Library”标签栏中的查找窗口输入 jtag 找到”JTAG UART”，然后点击 Add。
在这里插入图片描述
在 JTAG UART-jtag-uart_0 的设置向导中保持默认选项，点击 Finish

将 jtag-uart_0 重命名为 jtag-uart

进行 clk、reset 以及 master-slave 喝中断 irq的连线
在这里插入图片描述
添加片上存储器 On-Chip Memory(RAM)核
从下图左侧”Component Library”标签栏中的查找窗口输入 On Chip 找到”On-Chip
Memory(RAM or ROM)”后点击 Add

在”Size”栏中的”Total memory size”窗口中输入 40960（即片上内存的大小为 40KB），
其余选项保持默认，点击 Finish
在这里插入图片描述
将 onchip_memory2_0 改名为 onchip_ram

进行时钟、数据端口、指令端口的连接，连接后如下图所示
在这里插入图片描述
添加 PIO 接口
从下图左侧”Component Library”标签栏中的查找窗口输入 pio 找到”PIO”后点击Add

确定以下选项：Width 为 8bits，Direction 选择 output，其余选项保持默认，点击Finish

将pio_0 改名为 pio_led。并在在 Export 栏处双击，把输出口引出来，并命名为 out_led。

进行时钟、数据端口、指令端口的连接：
在这里插入图片描述
添加片 System ID Peripheral 核
从下图左侧”Component Library”标签栏中的查找窗口输入 sys 找到” System ID Peripheral”后点击 Add

保持默认选项，单击 Finish

将 sysid_qsys_0 改名为 sysid，进行时钟、数据端口的连接：
在这里插入图片描述

3、后续设计

（1）基地址分配：点击 PD 主界面菜单栏中的”System”下的”Assign Base Addresses”。
在这里插入图片描述
（2）分配中断号：在”IRQ”标签栏下点选”Avalon_jtag_slave”和 IRQ 的连接点就会为”jtag_uart”核添加一个值为 0 的中断号。

（3）指定 NIos II 的复位和异常地址：从”System Contents”标签栏
双击建立好的 cpu 进入 Nios II Processor 的配置界面，配置 Reset Vector 和 Exception Vector 为””onchip_ram.s1”，点击 Finish
在这里插入图片描述
（4）点击 Qsys 主界面菜单栏中的”System”下的”Create Global Reset Network”。完成后会自动连接所有复位端口

最终连接图

（5）生成 Qsys 系统：点选”Generation HDL”标签栏中 Generate 按钮生成 Qsys 系统。

如果提示是否保存.qsys 文件，请选择保存，点击 Close 后关闭窗口后，再关闭 Platform Designer 主界面。
（6）在原理图(BDF)文件中添加 PD 生成的系统符号，在空白处双击将已生成的 kernel 加入 top_level.bdf 中。
在这里插入图片描述
（6）加入 Quartus II IP File 文件，为了以后编译成功，请务必将对应的 Quartus II IP File (.qip) 加入项目中。步骤如下：
点击 Assignments-Settings，添加 kernel.qip 文件，如下图所示：

在这里插入图片描述
选中该文件后，点击 OK 按钮加入 kernel.qip 文件

4、进行逻辑连接和生成管脚

（1）逻辑连接。开发板晶振为 50M，与系统默认一致，因此，这里我们不需要修改。
（2）在 kernel 模块内点击鼠标右键选取 Generate Pin for Symbol Ports 生成管脚。如下图所示：
在这里插入图片描述
（3）将管脚”inclk0”改名为 clock，管脚”reset_reset_n”改名为 reset_n，管脚 out_led_export[7…0]改为 out_led[7…0]。

（4）芯片引脚设置

菜单里选择 Assignments-device，然后如下图所示点击 Device pin options
在这里插入图片描述
进行 unused pin 设置，可能会收到外部信号的干扰，将未用引脚设置为 As input tri-stated

特殊引脚设置，设置为常规引脚

回到 Quartus II 主界面后编译项目。如下图所示，编译成功
分配物理引脚

完成后关闭 Pin Planner,回到 Quartus Prime 主界面后再次编译项目。至此完成项目的硬件设计。

三、基于NIOS-II软核流水灯实现(软件设计)

下面使用 Nios II Software Build Tools for Eclipse 来完成当前项目的软件开发。

按照下图所示点击 Nios II Software Build Tools for Eclipse 打开 Nios II SBT for Eclipse
在这里插入图片描述
选择默认路径即可,建立新的软件应用

点击后出现下图，在”SOPC Information File name”窗口中选择 kernel.sopcinfo文件，以便将生成硬件配置信息和软件应用关联，CPU 栏会自动选择”CPU”。在”Project name”输入”hello_world”,Project template”选择 Hello_World。点击 Finish。
在这里插入图片描述

系统会自动生成一个打印“hello_world”的软件工程，在 hello_world.c 中我们可以看
到相应代码，如下图：

可将其修改为流水灯程序，在FPGA板子中观察LED灯进行验证
流水灯控制程序代码如下：

#include "system.h"
#include "altera_avalon_pio_regs.h"
#include "alt_types.h"
const alt_u8
led_data[8]={0x01,0x03,0x07,0x0F,0x1F,0x3F,0x7F,0xFF};
int main (void)
{
 int count=0;
 alt_u8 led;
 volatile int i;
 while (1)
 { if (count==7)
 {count=0;}
 else
 {count++;}
 led=led_data[count];
 IOWR_ALTERA_AVALON_PIO_DATA(PIO_LED_BASE, led);
 i = 0;
 while (i<500000)
 i++;
 }
 return 0;
}