电路延迟时序的设定+2对1多路选择器

一.

1.逻辑门延迟 

2.连接线延迟

wire #4 y1;

3.模块路径延迟

当整体设计改变时，以上两种描述时间的延迟方式要做出修改。而模块路径延迟只针对从输入到输出路径，设定其延迟时间，无需改变语句指令。

 注:特定区块只在仿真测试时有效。在硬件实现中，综合器将特定区块specify-endspecify忽略。

4.跳变沿敏感的路径延迟

4种准位（0，1，x，z）有十二种转态变化

5.条件式延迟

 可利用并列路径 和 完全连接路径 进行延迟设定。

6.延迟时间值设定

使延迟时间不单一，可利用 并列路径 和 完全连接路径 进行延迟设定

 二.2对1多路选择器设定

module mul4_2_1(y,sel,a,b)

output [1:0]y;

input [1:0]a,b;

input s;

reg [1:0]y;

always @(s or a or b)

   if(s) y=b;

   else y=a;

endmodule