动态随机存取存储器部分内容

1、DRAM存储元的工作原理

 上图只是DRAM一个基本单位的结构示意图：电容器的状态决定了这个DRAM单位的逻辑状态是1还是0，但是电容的被利用的这个特性也是它的缺点。一个电容器可以存储一定量的电子或者是电荷。一个充电的电容器在数字电子中被认为是逻辑上的1，而“空”的电容器则是0。电容器不能持久的保持储存的电荷，所以内存需要不断定时刷新，才能保持暂存的数据。电容器可以由电流来充电——当然这个电流是有一定限制的，否则会把电容击穿。同时电容的充放电需要一定的时间，虽然对于内存基本单位中的电容这个时间很短，只有大约0.2-0.18微秒，但是这个期间内存是不能执行存取操作的。

2、DRAM芯片的逻辑结构

 

与SRAM不同的是,图中增加了行地址锁存器和列地址锁存器。由于DRAM容量很大，  地址线的数目相当多，为减少芯片引脚的数量，将地址分为行  列两部分分时传送。存储  容量为1M字，共需  20位地址线。  此芯  片地址引脚的数量为10位，先传送行地址码A~  A9，由行选通信号RAS非打入到行地址锁存器，然后传送列地址码A1o~A19，  由列选通信号  CAS非打入到列地址锁存器。片选信号的功能也由增加的RAS非和CAS非信号实现。

3、DRAM的读/写时序

图3.11(a)为DRAM的读周期波形。当地址线上行地址有效后，用行选通信号RAS非打  时经行、列地址译码，读/写命令R/W非=1(高电平表示读)，数据线上便有输出数据。
图3.11(b)为DRAM的写周期波形。此时读/写命令R/W非=  0(低电平表示写),在此期间  数据线上必须送入欲写入的数据Dn(1或0)。
从图中可以看出，每个  读周期或写周期是从行选通信号RAS非下降沿开始，到下一个RAS非信号的下降沿为止的时间，也就是连续两个读/写周期的时间间隔。通常为控制方便，  读周期和写周期时间相等。

4、DRAM的刷新操作                                            刷新的原因：①、DRAM的读操作是破坏的，读操作会使电容器上的电荷流失，因而读出后必须刷新。                                                              ②、为读写的存储元也要定期刷新，因为电荷量会逐渐泄漏而减少。                                           刷新周期：当前主流的DRAM器件的刷新间隔时间为64ms。                                                         集中式刷新策略：每一个刷新周期中集中一段时间对DRAM的所有行进行刷新64ms的刷新周期时间可以分为两部分:前一段时间进行正常的读/写操作;后一段时间作集中刷新操作时间，连续刷新8192行。由于刷新操作的优先级高，刷新操作时正常的写操作被暂停，数据线输出被封锁。等所有行刷新结束后，又开始正常的读/写周期。由于在刷新的过程中不允许读/写操作，集中式刷新策略存在“死时间”。
分散式刷新策略：每一行的刷新操作被均匀地分配到刷新周期时间内。由于心除以8192约等于7.8us，所以DRAM每隔7.8us刷新一行。    由于CPU送出的访存地址要分行地址和列地址两次送入DRAM芯片，并且DRAN要实现定时刷新，因而使用DRAM做系统主存的系统通常要通过存储器控制器或者DR控制器产生DRAM访问和刷新时序控制与地址信号。