Verilog | Verilog基础语法（1）

Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。在能进行软硬件协同设计的场景下，软件开发遇到瓶颈了，硬件优化有可能是解决问题的唯一方法，如何去在类似于FPGA这样的平台上，实现自己的硬件逻辑？这就需要Verilog这样的硬件描述语言了。

Verilog 具有很强的电路描述与建模能力，能从多个层次对数字系统进行描述和建模。因此，在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展现了强大的生命力与潜力。本文是作者第一次学Verilog，主要是Verilog的基础语法笔记。

本文主要参考菜鸟runoob.com。

Verilog基础语法

这些东西和C语言是一样的：

• 要以分号为结束符；

• 使用 // 和 /* */ 进行注释；

• 关键字与标识符的形式基本一致；

• 字符串用双引号包起来；

• 数组使用方式；

• 先声明后使用；

数值种类

• 0：逻辑 0 或 "假"；

• 1：逻辑 1 或 "真"；

• x 或 X：未知， 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0；

• z 或 Z：高阻状态，就像是断开的开关，没有电流通过，也无法确定开关是开还是关。

数值的表示方法

数字声明时，合法的基本数据格式有4种，包括：十进制('d 或 'D)，十六进制('h 或 'H)，二进制（'b 或 'B），八进制（'o 或 'O）。数值可指明位宽，也可不指明位宽。数字中可以使用下划线分割从而增强代码可读性。

指明位宽
4'b1011         // 4bit 数值
32'h3022_c0de   // 32bit 的数值


不指明位宽
counter = 'd100 ; //一般会根据编译器自动分频位宽，常见的为32bit
counter = 100 ;
counter = 32'h64 ;


可以表示负数
-6'd15  
-15


可以表示小数
30.123
6.0


科学计数法
1.2e4         //大小为12000
1_0001e4      //大小为100010000
1E-3          //大小为0.001

字符串

字符串用双引号，Verilog将其视作一系列的单字节ASCII字符队列。

reg [0: 8*8-1]       str ;
initial begin
    str = "z-coding"; // 8个字符*每个字符8个bit
end

数据类型

Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。

wire

wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 "Z"。举例如下：

wire   interrupt ;
wire   flag1, flag2 ;
wire   gnd = 1'b0 ;

reg

寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。声明举例如下：

reg    clk_temp;
reg    flag1, flag2 ;

例如在 always 块中，寄存器可能被综合成边沿触发器，在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源，也不一定需要时钟信号。在仿真时，寄存器的值可在任意时刻通过赋值操作进行改写。例如：

reg rstn ;
initial begin
    rstn = 1'b0 ;
    #100 ;
    rstn = 1'b1 ;
end

向量

当位宽大于1，wire或reg即可声明为向量的形式。

reg [3:0]      counter ;    //声明4bit位宽的寄存器counter
wire [32-1:0]  gpio_data;   //声明32bit位宽的线型变量gpio_data
wire [8:2]     addr ;       //声明7bit位宽的线型变量addr，位宽范围为8:2
reg [0:31]     data ;       //声明32bit位宽的寄存器变量data, 最高有效位为0


可以从中任取某一位或相邻的若干位作为其他逻辑使用：
wire [9:0]     data_low = data[0:9] ;
addr_temp[3:2] = addr[8:7] + 1'b1 ;


可以灵活地使用：
reg [31:0]     data1 ;
reg [7:0]      byte1 [3:0];
integer j ;
always@* begin
    for (j=0; j<=3;j=j+1) begin
        byte1[j] = data1[(j+1)*8-1 : j*8]; 
        //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]
    end
end


可以表示为从某一位递增或递减的若干位：
//下面 2 种赋值是等效的
A = data1[31-: 8] ;
A = data1[31:24] ;


//下面 2 种赋值是等效的
B = data1[0+ : 8] ;
B = data1[0:7] ;


向量可以重新组合成新向量，需要借助大括号：
wire [31:0]    temp1, temp2 ;
assign temp1 = {byte1[0][7:0], data1[31:8]};  //数据拼接
assign temp2 = {32{1'b0}};  //赋值32位的数值0

整数interger

整数，实数，时间等数据类型实际也属于寄存器类型。整数的位宽和编译器有关，一般为32bit，integer型变量为有符号数。它可以像C语言中for循环里的i一样用来循环迭代。

reg [31:0]      data1 ;
reg [3:0]       byte1 [7:0]; //数组变量，后续介绍
integer j ;  //整型变量，用来辅助生成数字电路
always@* begin
    for (j=0; j<=3;j=j+1) begin
        byte1[j] = data1[(j+1)*8-1 : j*8]; 
        //把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]
        end
end

在综合后，实际电路里并不会有j这个信号，它只是起到了辅助的作用。

实数real

实数可以用十进制或科学计数法来表示，不带范围，默认值为0，如果将实数赋值给整数，则只有实数的整数部分会被赋值。

数组

在 Verilog 中允许声明 reg, wire, integer, time, real 及其向量类型的数组。使用方式与C相同，但是定义方式略有不同。

integer          flag [7:0] ; //8个整数组成的数组
reg  [3:0]       counter [3:0] ; //由4个4bit计数器组成的数组
wire [7:0]       addr_bus [3:0] ; //由4个8bit wire型变量组成的数组
wire             data_bit[7:0][5:0] ; //声明1bit wire型变量的二维数组
reg [31:0]       data_4d[11:0][3:0][3:0][255:0] ; //声明4维的32bit数据变量数组


flag [1]   = 32'd0 ; //将flag数组中第二个元素赋值为32bit的0值
counter[3] = 4'hF ;  //将数组counter中第4个元素的值赋值为4bit 十六进制数F，等效于counter[3][3:0] = 4'hF，即可省略宽度; 
assign addr_bus[0]        = 8'b0 ; //将数组addr_bus中第一个元素的值赋值为0
assign data_bit[0][1]     = 1'b1;  //将数组data_bit的第1行第2列的元素赋值为1，这里不能省略第二个访问标号，即 assign data_bit[0] = 1'b1; 是非法的。
data_4d[0][0][0][0][15:0] = 15'd3 ;  //将数组data_4d中标号为[0][0][0][0]的寄存器单元的15~0bit赋值为3

向量与数组：向量与数组的访问方式在一定程度上类似，但是向量是一个单独的元件，位宽为n，数组由多个元件组成，其中每个元件的位宽为n或1。

定义一个存储器，实际上就是寄存器数组：
reg               membit[0:255] ;  //256bit的1bit存储器
reg  [7:0]        mem[0:1023] ;    //1Kbyte存储器，位宽8bit
mem[511] = 8'b0 ;                  //令第512个8bit的存储单元值为0

参数

参数用来表示常量，用parameter声明，只能赋值一次。

parameter      data_width = 10'd32 ;
parameter      i=1, j=2, k=3 ;
parameter      mem_size = data_width * 10 ;

但是，通过实例化的方式，可以更改参数在模块中的值。此部分以后会介绍。

局部参数用 localparam 来声明，其作用和用法与 parameter 相同，区别在于它的值不能被改变。所以当参数只在本模块中调用时，可用 localparam 来说明。

字符串

字符串同样保存在reg类型变量中，每个字符占用一个字节8bit，因此，reg变量的宽度应该足够大，以保证不会溢出，如果溢出存储空间，字符串左边的多余数据会被截去。

操作符

操作符	操作符号	优先级
单目运算	+ - ! ~	最高
乘、除、取模	* / %
加减	+ -
移位	<<  >>
关系	<  <=  >  >=
等价	==  !=  ===  !===
归约	& ~&
	^ ~^
	| ~|
逻辑	&&
	||
条件	?:	最低

算术操作符：与C语言不同的只有 ** 表示求幂，以及由于x\z的存在导致的随机性；

如果操作数某一位为 X，则计算结果也会全部出现 X。例如：
b = 4'b100x ;
c = a+b ;       //结果为c=4'bxxxx

在变量声明时应当考虑溢出，2个4bit的相加，结果至少5bit，否则导致高位截断，同理，无符号数乘法，结果变量应该为2个操作数位宽之和。

注意，负数使用二进制补码来表示，需要为负数指定位宽，避免出现undefined行为。

关系操作符\ > \ < \ <= \ >= \ 关系操作符的正常结果为0或1，如果有一位为x或z，结果为x。

等价操作符 等价操作符包括逻辑相等（==），逻辑不等（!=），全等（===），非全等（!==）。

等价操作符的正常结果有 2 种：为真（1）或假（0）。

逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为不确定值。

全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。所以，全等比较的结果一定不包含 x。

逻辑操作符：逻辑操作符主要有 3 个：&&（逻辑与）, ||（逻辑或），!（逻辑非）。逻辑操作符的计算结果是一个 1bit 的值，0 表示假，1 表示真，x 表示不确定。如果一个操作数不为 0，它等价于逻辑 1；如果一个操作数等于 0，它等价于逻辑 0。如果它任意一位为 x 或 z，它等价于 x。

按位操作符：取反（~），与（&），或（|），异或（^），同或（~^，其实也就是异或取反）。

归约操作符：

归约操作符包括：归约与（&），归约与非（~&），归约或（|），归约或非（~|），归约异或（^），归约同或（~^）。

归约操作符只有一个操作数，它对这个向量操作数逐位进行操作，最终产生一个 1bit 结果。

逻辑操作符、按位操作符和归约操作符都使用相同的符号表示，因此有时候容易混淆。区分这些操作符的关键是分清操作数的数目，和计算结果的规则。

A = 4'b1010 ;
&A ;      //结果为 1 & 0 & 1 & 0 = 1'b0，可用来判断变量A是否全1
~|A ;     //结果为 ~(1 | 0 | 1 | 0) = 1'b0, 可用来判断变量A是否为全0
^A ;      //结果为 1 ^ 0 ^ 1 ^ 0 = 1'b0

移位操作符：移位操作符包括左移（<<），右移（>>），算术左移（<<<），算术右移（>>>）。算术左移和逻辑左移时，右边低位会补 0。逻辑右移时，左边高位会补 0；而算术右移时，左边高位会补充符号位，以保证数据缩小后值的正确性。

拼接操作符：

拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。

拼接符操作数必须指定位宽，常数的话也需要指定位宽。例如：

A = 4'b1010 ;
B = 1'b1 ;
Y1 = {B, A[3:2], A[0], 4'h3 };  //结果为Y1='b1100_0011
Y2 = {4{B}, 3'd4};  //结果为 Y2=7'b111_1100
Y3 = {32{1'b0}};  //结果为 Y3=32h0，常用作寄存器初始化时匹配位宽的赋初值

条件操作符：即C中的问号表达式。

编译指令

编译指令以反引号`开始，类似于C中的#；

`define 和 `undef 类似于 #define 一旦`define指令被编译在整个编译过程中都有效，进行文本替换，`undef用来取消之前的宏定义。

`ifdef 和 `endif  | `elsif  | `else | 也与C类似；

`include 可以在编译时将一个 Verilog 文件内嵌到另一个 Verilog 文件中，作用类似于 C 语言中的 #include 结构。该指令通常用于将全局或公用的头文件包含在设计文件里。类似于#include。