首先对建立时间和保持时间要有一些初步的理解
- 书面解释
建立时间:是指在时钟上升沿到来之前数据必须保持稳定的时间。
保持时间:是指在时钟上升沿到来以后数据必须保持稳定的时间。 - 对于每一个寄存器来说,建立时间和保持时间都是一个确定的参数,目的是为了在数据采样的时候数据能够稳定
建立时间
用这个简单的两个寄存器来对建立时间和保持时间进行分析
我们主要对寄存器reg2来进行分析
首先我们要明确数据到达寄存器reg2所需要的时间
其中的参量:
Tclk1:时钟到达寄存器reg1的时间
Tco:数据在时钟到来之后在q端输出数据的时间(数据待在reg1里面的时间)
Tdata:数据在路线上消耗的时间,从reg1到reg2所消耗的时间(在这里只有两个寄存器组成的电路,但是在实际中可能是许多组合逻辑电路,此时产生的延时就非常可观了)
数据到达寄存器reg2的时间=Tclk1+Tco+Tdata
然后我们再来看下图
Tclk1:时钟到达寄存器reg1的延迟(因为我们不分析这个,所以不用管)
Tclk2:时钟到达寄存器reg2的延迟
Tsu:建立时间
首先来看一下Clock pad
- lauch edge 发射沿(0时刻)
- latch edge (一个时钟周期)
因为在这个电路结构里,寄存器reg2是第二个时钟的上升沿才进行采样,第二个时钟沿的上升沿(第二个绿色的箭头)就是我们的采样时刻
按照建立时间的定义,假设数据从左向右传输,对于寄存器reg2,在第二个时钟沿到来之前,数据必须要保持一段时间不变
从Required这个波形来看
- reg2的第二个时钟沿只能无限地接近latch edge ,因为时钟信号到达 reg2肯定会有延迟,当无限接近于latch edge 的时候,为最优情况比如数据1
- 数据必须在reg2的第二个时钟沿到来的Tsu(保持时间)之前就到达寄存器reg2的D端
- 如果数据的延迟很高,没有足够的建立时间,那么这些数据就很可能出现错误,比如数据4,最坏的情况也要是数据3,恰好数据稳定了Tsu的时间
保持时间
一样使用这个图
跟上面的图一样
其中的参量:
Tclk1:时钟到达寄存器reg1的时间
Tco:数据在时钟到来之后在q端输出数据的时间(数据待在reg1里面的时间)
Tdata:数据在路线上消耗的时间,从reg1到reg2所消耗的时间(在这里只有两个寄存器组成的电路,但是在实际中可能是许多组合逻辑电路,此时产生的延时就非常可观了)
Tcycle:一个时钟的周期
由上式可以推断出:
数据结束的时刻=Tclk1+Tco+Tdata+Tcycle
然后我们再来看看下图
按照保持时间的定义,假设数据从左向右传输,对于寄存器reg2,在第二个时钟沿到来之后,数据必须要保持一段时间不变
为了能够稳定采集数据,寄存器当然希望数据保持的时间越长越好
为了方便理解,给出了a、b、c三种情况
图下的方框为保持时间门限Th(T hold)
- 如果数据不能在上升沿到来之后稳定保持Th的时间,则不能保证采集的数据是有效的数据(数据 a)
- 能采集到有效数据的最坏情况,就是极限的时候(数据 b)
数据结束时刻-时钟信号上升沿时刻=Th - 一般情况下,只要
数据结束时刻-时钟信号上升沿时刻>Th
就能实现数据的稳定采集(数据 c)
结语
这些都是从b站的尤老师fpga时序分析里摘抄理解来的,如果还是不理解的话,建议到b站上看看视频
FPGA时序分析实战