DDR接FPGA的要求

 当FPGA的一个Bank存在VREF输入或双向的管脚时，为了防止输出的开关噪声转移到VREF和限制输送到VCCIO的噪声水平，FPGA输入输出IO的位置有如下限制(BGA封装的FPGA)：

　　• 每个VREF最多支持32个输入;

　　• 在Top和Bottom Bank每12个连续的管脚最多只支持9个输出。在Right和Left Bank每14个连续的管脚最多只支持9个输出;

　　• 在VREF和输出管脚(除了DQ和DQS)之间必须用两个输入或空脚进行隔离。一般是空着，因为输入会因为输出管脚引来的噪声而导致读入不正确;

　　• 如果不需VREF参考，一般在一个BANK中只要全部是同组数据总线或地址总线时，输出个数不受限制(即受同一个OE控制的不受限制)。如果不是同一个OE控制就要满足上面约束关系，以及驱动型接口要考虑驱动能力。