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常见IC设计/FPGA面试问题之:setup/hold/recovery/removal check时序分析

原文:http://blog.csdn.net/verylogic/article/details/14261989?reload 任何学FPGA的人都跑不掉的一个问题就是进...

2018-07-19 18:11:15

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Xilinx FPGA CLB资源总结:slice、分布式RAM和Block ram

 来源:http://www.eefocus.com/b3574027/blog/15-05/312609_2e5ad.html 以下分析基于xilinx 7系...

2018-07-19 15:39:03

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FPGA内部资源总结

原文链接 https://blog.csdn.net/times_poem/article/details/51351997     &...

2018-07-19 15:27:48

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常见IC设计/FPGA面试问题之:FIFO深度计算

原文可以看FIFO Depth Calculation 这篇文章。 FIFO深度计算的关键在于: 在规定时间内传输的数据等于接收的数据,写快读慢的情况下,突发burst写入的数据减去该burst时间内读出的数据,多余的数据需要能缓冲下来,让接收端在剩下空闲的时间能从容地把多余的数据读出来。 ...

2018-07-19 11:35:00

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Verilog基础知识(异步FIFO)

本文主要内容来自Clifford E. Cummings的 Simulation and Synthesis Techniques for Asynchronous FIFO Design 这篇文章的总结和个人理解。 一、FIFO简介   FIFO是英文First In First O...

2018-07-18 22:09:26

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Verilog基础知识(定点小数运算)

需求说明:FPGA视频处理算法基本知识       第一部分:FPGA内部计算小数 &am...

2018-07-17 10:17:00

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常见数字IC设计,FPGA面试问题总结

原文:http://blog.sina.com.cn/s/blog_4dea7cad01017aiz.html 1:什么是同步逻辑和异步逻辑? 同步逻辑是时钟之间有固定的因果关系。异步逻...

2018-07-16 21:53:01

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FPGA与CPLD的区别

FPGA FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。内部基本结构为门阵列构成静态存储器(SRAM)。该SRAM可构成函数发生器,即查找表(LUT),通过查找表可实现逻辑函数功能)...

2018-07-16 16:34:29

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Verilog基础知识(亚稳态和跨时钟域的同步电路)

亚稳态 锁存器出现亚稳态 (1)在其中一个输入端输入的脉冲太短。 (2)两个端口输入同时有效,或两输入有效相差足够短。 (3)在使能输入的边缘处,输入信号不稳定。 触发器出现亚稳态 (1)建立/保持时间内输入信号不稳定。 (2)时钟脉冲太窄。 (3)异步信号对时钟有效沿是随机的,易...

2018-07-16 11:36:49

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Verilog基础知识(状态机与序列检测)

状态机 状态机分moore机和mealy机,其中: moore机的输出只与状态有关 mealy机的输出与当前状态和输入都有关 体现在状态转移图上就是,moore机的输出在状态圆圈内,mealy机的输出在转移曲线上 体现在verilog代码中就是,moore机的最后输出逻辑只判断state,m...

2018-07-12 17:29:51

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Verilog基础知识(简单的时序逻辑)

寄存器 同步时序电路设计风格下建议所有的输出都是reg型,也就是最后的输出要有一个寄存器(边沿触发)。 常用的寄存器有不带置位和重置的简单DFF,异步置位同步释放的DFF,异步置位重置同步释放的DFF。 module FlipFlops( input D, clk, rst, pst...

2018-07-12 13:33:15

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Verilog基础知识(简单的纯组合逻辑)

加法器 module add_4( input [3:0] X, Y, output [3:0] sum, output Cout ); assign {Cout, sum} = X+Y; endmodule 乘法器 module ...

2018-07-11 20:12:56

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Verilog基础知识(`define、parameter、localparam三者的区别及举例)

1、概述     `define:作用 -> 常用于定义常量可以跨模块、跨文件;   &am...

2018-07-11 19:27:30

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FPGA开发流程(详述每一环节的物理含义和实现目标)

需求说明:Verilog设计 内容       :FPGA开发基本流程及注意事项 来自 &nbsp...

2018-07-11 19:23:28

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