ise 原理图混合设计

原理图设计方法的主要支撑是功能强大，分门别类的器件库。器件库原件通用性差导致了原理图设计的可移植性差。常常会方式这种情况，当设计实现的芯片型号或者提供厂家变化后，整个原理图需要做较大的修改甚至全部重新设计。为了克服原理图设计可移植性差等缺点，硬件描述语言（HDL）应运而生。硬件描述语言可移植性好，可维护性高，利于超大规模设计。

原理图设计仅仅是一种辅助设计方法，其常用的场合是在混合设计中。在混合设计中，使用原理图将verilog ，VHDL，IP核生成器产生的IP核，LOGIBLOX生成的功能模块，数字时钟管理模块（DCM）和STATECAD设计状态机等设计资源生成原理图模块符号（symbol），用原理图将这些模块符号组织起来，完成混合设计。

  --------《fpga设计工具--xilinx ise使用详解》  。

1、如何将.v 文件，调用IP核的文件添加到原理图中？

 .V文件：点击所要生成原理图 的.V文件---design utilities --creat schematic symbol ---OK。

 IP核直接就可以用，不用再生成原理图文件

2、如何将第一步生成的原理图文件，添加到原理图？

打开原理图文件，symbols--在左上角的categories 里就有你所要的原理图文件。

3、连线？ add wire 是划线   add net name是添加网表名字（在左边的name中输入名字）。在添加网表名字的时候，点击连线末端的红色小框，就可以了。  add  io marker 添加输入输出引脚，这里要特别注意：在左边，你要选择你添加的是输入还是输出还是双向。因为它默认的是输出引脚，输入输出引脚从外形上，有点看不出来。将鼠标放在图上，会显示该引脚是输入还是输出。

 

4、.V文件更新了，为什么在原理图中添加的还是以前那个？ 注意，我已经跟新了，但是原理图还是没变。这让我折腾了好久！最后终于试出来了。在原理图中，点击改变的这个原理图。会出现这样一个对话框：

clk_div 就是被更改的文件，单击后，左拉，OK 。update 即可。

 还有一种更新的方法：在更新前，关闭原理图文件，更新完之后，再次打开原理图就会出现这个对话框。

 

问：有的时候，我也是明明update了，但是原理图中还是没有反应？怎么回事，抓狂啊。有人告诉我说：project ----cleanup project files ----ok.清除一些临时文件，再次操作即可。说明（

1.  With the project open in ISE, select Project > Cleanup Project Files.

• 1.  In the Cleanup Project Files dialog box, verify the list of files that will be deleted. The files in this list include:
  1.  Synthesized netlists
  •  Intermediate files and output files of the synthesis and implementation software
  •  Reports

  ）

  4，总线的宽度表示，和quartus还不一样，quartus中是 a [7..0]  ISE中 是a(7:0).