【碳化硅】碳化硅逻辑电路漏电机制

文章简介：

本篇文章标题为“Leakage Performance of 4H-SiC CMOS Logic Circuits After Gamma Irradiation”，由Long Zhang、Yong Gu、Jie Ma、Xiangyu Hou、Hongyang Wen、Jingjing Hong、Siyang Liu、Ao Liu、Runhua Huang、Song Bai和Weifeng Sun等研究人员合作完成。文章深入探讨了4H-SiC CMOS逻辑电路在经历伽马射线辐射后漏电性能的变化，研究工作由东南大学集成电路学院的国家ASIC系统工程研究中心以及南京电子器件研究所的科研团队共同进行。研究成果对于理解和改进4H-SiC材料的CMOS电路在高辐射环境下的性能具有重要意义，并得到了中国国家自然科学基金、东南大学杰出青年学者计划、江苏省科技成果奖和江苏省杰出青年科学家基金的支持。

文献总结：

本文研究了4H-SiC CMOS逻辑电路在伽马射线辐射下的漏电性能，详细分析了辐射对4H-SiC CMOS反相器（INV）和NOR门电路的影响，并观察到在300kGy辐射剂量下输出电压摆幅的显著降低和漏电流的大幅增加。通过EMMI测试和版图分析，文章揭示了辐射引起的正电荷积累导致P-外延层反转，形成从N-阱到P-外延的电子漏电流路径。研究提出了在SiC逻辑电路中采用浮动P+环的加固建议，以抑制P-外延层反转和阻断漏电流，从而提高电路的辐射抗性。这项工作对于设计能在高辐射环境下稳定工作的电子设备具有重要意义。

图表分析：

图1（Fig. 1）：展示了4H-SiC CMOS工艺平台的示意图。包括了N-阱、PMOS和NMOS的布局，以及它们在硅基底上的相对位置。

图2（Fig. 2）：展示了INV（反相器）和NOR门电路的电路图和实物照片。电路图说明了INV和NOR门电路的连接方式和工作原理。实物照片则提供了这些电路在实际硅片上的布局视图。

表1（Table I）：列出了INV和NOR门电路中NMOS和PMOS的宽度（W）和长度（L）。

图1、图2和表1共同提供了4H-SiC CMOS逻辑电路的详细制造工艺和设计参数。图1的横截面视图展示了器件的层次结构和关键材料特性；图2的电路图和实物照片提供了电路设计的直观表示和实际布局；表1中的尺寸数据则为理解晶体管在电路中的行为提供了定量信息。这些信息对于评估和优化4H-SiC CMOS逻辑电路的设计和性能至关重要。

图1给出了器件结构，展示了4H-SiC CMOS工艺平台的横截面视图，包括N-阱、P-外延层、栅氧化层、多晶硅栅、互连介质层（ILD）和金属层。​​​​​​​

掺杂浓度：标明了N-阱（N-Sub）、P-外延层1（P-epi1）和P-外延层2（P-epi2）的掺杂浓度分别为1.0 × 10^19 cm^-3、1.0 × 10^17 cm^-3和1.0 × 10^16 cm^-3。

​​​​​​​关键尺寸：栅氧化层厚度为45纳米，互连介质层厚度为1微米。

图2给出了​​​​​​​电路图：提供了INV和NOR门电路的电路图​​​​​​​以及实物照片。

表1给出了​​​​​​​晶体管尺寸：列出了INV和NOR门电路中NMOS和PMOS晶体管的宽度（W）和长度（L）的比值，这些尺寸对电路的性能有直接影响。​​​​​​​指出最小沟道长度为3微米。

图3（Fig. 3）：展示了NMOS和PMOS在辐射后的输出电流。可以观察到辐射对晶体管输出特性的影响，包括辐射导致的阈值电压偏移和电流变化。

图4（Fig. 4）：展示了NMOS和PMOS的阈值电压偏移（ΔVth）和漏电流随辐射剂量的变化。

图5（Fig. 5）：展示了在室温下1kHz频率时，INV和NOR门电路的输入和输出电压波形。

图6（Fig. 6）：展示了SiC INV门和NOR门电路在不同辐射剂量下的漏电流。辐射剂量增加时漏电流的显著增加，表明了辐射对电路漏电性能的负面影响。

图7（Fig. 7）：展示了300kGy辐射后SiC INV门电路的EMMI照片，包括0V输入和20V输入时的情况。EMMI照片揭示了辐射引起的漏电流路径，通过图像中的亮点区域识别了漏电流的热点。

图8（Fig. 8）：展示了漏电流路径I和路径II的横截面视图。给出了漏电流在器件内部的具体路径，以及辐射如何影响这些路径的形成。

图9（Fig. 9）：展示了加固后的INV和NOR门电路的示意图，以及阻断漏电流路径的横截面视图。说明了通过设计改进（如浮动P+环）来抑制P-外延层反转和阻断漏电流的潜在方法。

知识点总结：

1. 辐射效应：研究了伽马射线对4H-SiC CMOS逻辑电路的总电离剂量（TID）效应，包括阈值电压偏移和漏电流增加。

2. 4H-SiC材料特性：探讨了4H-SiC与硅相比具有更宽的带隙和更高的辐射电离能量，使其在辐射环境下具有潜在优势。

3. CMOS逻辑电路设计：分析了反相器（INV）和NOR门电路在辐射环境下的性能，包括输出电压摆幅和逻辑门功能。

4. 半导体器件物理：讨论了辐射引起的正电荷积累、界面态和陷阱电荷的形成，以及它们对器件性能的影响。

5. 辐射抗性：提出了提高4H-SiC CMOS逻辑电路辐射抗性的设计建议，如浮动P+环的应用。

技术总结：

1. 离子注入技术：用于形成N-阱和P+区域，通过精确控制剂量和能量来实现所需的掺杂特性。

2. 高温退火：用于修复离子注入引起的晶格损伤，激活掺杂原子。

3. 栅氧化层生长：通过湿氧化过程形成栅氧化层，这是MOSFET的关键绝缘层。

4. 多晶硅和金属层沉积：用于形成晶体管的栅极和互连结构。

5. EMMI测试：应用EMMI技术来识别和定位漏电流的热点区域。

6. 版图分析：结合EMMI图像和版图来确定漏电流路径和器件的物理结构。

7. 电气特性测试：在不同辐射剂量下测量器件的输出电压摆幅、阈值电压偏移和漏电流。

8. 加固措施设计：提出了加固电路设计的方案，如浮动P+环，以提高辐射下的电路性能。

9. 工艺平台设计：涉及4H-SiC CMOS工艺平台的详细设计，包括最小通道长度、指状结构布局等。

10. 可靠性工程：研究了辐射环境下电路的可靠性问题，并提出了解决方案。