每日工作记录——任意小数分频研究

本文探讨了在面试中常见的任意小数分频问题,重点介绍了脉冲删除小数分频方法。以13/4分频为例,解释了其原理,即在13个输入时钟中删除9个,实现4个输出时钟。设计思路包括设置计数器cnt,在输入时钟上升沿加4,判断并减去13,通过delete信号控制脉冲删除。
摘要由CSDN通过智能技术生成

最近由于准备面试,任意小数分频设计似乎是比较常问的问题。对于任意小数分频,常用的方法有双模前置小数分频和脉冲删除小数分频。前一种方法设计较为复杂,因此主要以第二种方式为主设计了一下。


任意小数均可以化为分数,例如要进行5.3分频即53/10分频,因此之后全部以分数来表示。


以13/4分频为例,我们首先要想明白什么是13/4分频。什么是2分频呢?就是每两个输入时钟得到一个输出时钟,4分频就是4/1即四个输入时钟得到一个输出时钟,因此13/4分频其实就是13个输入时钟得到4个输出时钟,想明白这一点很重要。


双模前置小数分频设计中,虽然这个设计我还没完成不过也提一下,是通过分数值的前后两个正数数分频选择输出得到最终结果的。对于13/4而言:

M = 13/4 = 3 ... 1
这意味着13/4的分频可以通过3分频和4分频选择输出得到,继续计算:

a + b = 4
3a + 4b = 13
得到a=3,b=1。也就是说通
任意分数分频是指在FPGA中实现对输入时钟信号进行非整数倍的分频操作。这种分频方式可以实现对时钟频率的精确控制,以满足不同的应用需求。在FPGA中,任意分数分频可以通过相位累加器原理来实现。相位累加器是一种用于生成不同相位输出的电路,通过调整相位累加器的参数,可以实现任意分数的分频。这种方法可以提供高精度的分频效果,并且可以在一个电路中实现多个不同频率的分频。因此,任意分数分频在FPGA设计中具有重要的应用价值。\[2\]\[3\] #### 引用[.reference_title] - *1* [分频器——(任意分频(50%占空比、非50%占空比),任意分频任意小数分频)](https://blog.csdn.net/m0_53333865/article/details/127891363)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] - *2* *3* [FPGA实现任意分频 为所欲为——教你什么才是真正的任意分频](https://blog.csdn.net/lxm920714/article/details/103575820)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]
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