2021-05-12

前言

最近在学习Basys3配合Xilinx的Vivado软件，总是会遇到奇奇怪怪的问题，记录如下。方便日后再遇到此类问题的时候进行查阅，如果对你也有帮助那就更好啦~

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：（

报错

在行为级仿真(Run Behavioral Simulation)的时候，出现以下报错：

ERROR: [USF-XSim-62] 'compile' step failed with error(s). Please check the Tcl console output or 'D:/vivado_project/HelloFPGA/HelloFPGA.sim/sim_1/behav/xsim/xvlog.log' file for more information.
ERROR: [Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.
ERROR: [Common 17-39] 'launch_simulation' failed due to earlier errors.

查了很多博客和帖子，貌似有的说是verilog本身的bug、之前设置路径的时候出现了问题、在设置中进行相应调整、重新启动一个程序之类的。博主多次检查过代码，确保无误；由于初学，不了解应该怎么设置一些参数，没有进行尝试；在原项目中重来一遍，重装or更新过软件，均无解。

解决方案及分析

最终竟然真的是重新写一个项目就好了…（泪目了
emmm没有分析，因为我啥也不懂。但确实发现两者有区别：下面是报错的文件