紫光同创国产FPGA学习之Timing Analyzer

紫光同创的文档拷贝过来的。我怎么看都发现，怎么这么关键的东西，咋不够详细呢？？？分析是一方面，修改是另一方面了。

一、TA总体介绍

Timing Analyzer是一款用于时序分析的软件，用户可以通过导入PnR DB和SDC文件来进行时序分析，通过查看时序结果来让用户根据自己的目的修改时序约束，导出SDC文件，然后通过新的SDC文件和PnR DB得到在此PnR基础上根据新的约束所报告的时序信息，最终得到一个符合用户预期目标的时序约束文件。
在通常的PDS流程中，时序约束在translate阶段被读入，所以在PnR阶段后如果约束文件被修改，那么需要重新从translate开始运行，耗费了大量的时间。但在Timing Analyzer中，用户通过给定的PnR DB文件和约束文件就可以直接进行时序分析，即使此时修改了约束文件，也可以直接重新开始时序分析，节省了大量的时间成本。
 
 我毛华望QQ849886241，深圳工程师。博客http://blog.csdn.net/my_shar                                                                                            

二、功能描述

TA中的功能主要有：
l  时序分析
l  修改保存时序约束信息
l  图形化界面添加约束
l  Device view中显示时序路径
l  报告指定路径的时序信息
 
（一）    时序分析

用户指定PnR DB文件和SDC文件，TA调用时序分析过程进行时序分析。在这个过程中，用户必须指定PnR DB，此时存在以下两种情况：
 
1.        指定PnR DB但没有指定SDC文件
如果用户只指定了PnR DB但没有指定SDC文件，那么TA会读取PnR DB中的约束信息，并将其显示到约束界面中。
此时，生效的约束为PnR DB中的约束信息。
2.        指定PnR DB和SDC文件
如果用户指定了PnR DB和SDC文件，那么SDC文件中的约束信息会将PnR DB中的约束信息覆盖，即最后生效的是SDC文件中的约束信息。
 
（二）    修改保存时序约束信息

    用户在时序分析结束后有可能发现原来的时序约束存在一些问题，导致最后的时序结果不满足最初目的，此时TA提供了一个可以编辑保存时序约束的界面，用户通过在这个界面上对原来的时序约束信息进行修改，得到一个新的时序约束文件，然后再次通过TA提供的接口进行时序分析，直到得到一个符合用户最初目标的约束文件。
 
（三）    图形化界面添加约束

TA提供两种方式去添加约束命令，一种是直接在约束界面上双击进行编辑，另一种是在一个对话框中添加约束信息。相较于在约束表格中进行添加，界面直接编辑更加可视化，并且对于一些option互斥的情况能够显式的提示用户。
（四）    Device View中显示时序路径

Device view的操作方式和DE的功能相同，可以查看《Design Editor User Guide.doc》来了解。
TA支持通过双击时序报告中的某一条时序路径后定位到这条时序路径在Device view中位置的功能。
（五）    报告指定路径的时序信息

在某些情况下，用户可能希望报告指定路径的时序信息，而不是将所有的时序路径都报告出来。所以，TA支持由用户指定一条路径的From，Through，To位置后单独报告关于该路径的时序信息。
 
 

 
三、用户界面  

（一）    主界面

启动Timing Analyzer后，可以看到如下图所示的主界面：

图 1  软件主界面
此时由于还没有进行时序分析，所以界面中的内容是不可编辑的。
（二）    菜单栏

TA中的菜单栏五个，分别介绍如下：

图 2  File菜单栏
【Import DB and SDC】：导入一个PnR DB和SDC文件进行时序分析。
【Export Constraint File】：将当前的约束信息导出为一个新