Altera timing analyzer理解

最新推荐文章于 2023-04-20 16:22:37 发布
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分类专栏： FPGA基础
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1. 新建工程 -> 逻辑分析仪xxx.stp从工程当中移除

 

2. 工程全编译后查看工程RTL中时序路径，时序余量最小的为最差时序路径

3. 右击选中

4. 点击report timing

 

5. 得到如下图

从上图可知,最差时序路径余量slack=0.942ns，那路径是从

From Node(xxx|busy)到终点To Node(xxx|_reconfig_r[0])

RTL代码

 

 查看Data Arrival Path可以看到整个路径实际布局布线的耗时

上图可知：

launch edge time：源锁存数据开始点（from node）；

latch edge time：目的锁存数据结束点（to node）data required path；

IC：连线，寄存器与寄存器之间的连线

CELL：单元

CLKCTRL_G17：使用全局时钟网络标志

FF_XXX_XXX：寄存器

LCCOMB_XXX：查找表

 

i_sys_clk从PIN_M22引脚输入

经过IC连线，耗时0ns,到达pll输入i_sys_clk~input|i

经过CELL,耗时0.729ns，达到pll输出i_sys_clk~|o

依次类推从launch edge到busy_altgxb_reconfig_r[0]最终耗时8.050ns；

 

查看Data Required Path，得到寄存器busy_altgxb_reconfig_r[0]在自动布局布线过程中需求的时间

slack = Data Required Path - Data Arrival Path

 

查看extra fitter information，可以看到实际的版图布线

 

未理解项： COMP含义，Incr为啥可以为负（希望大佬不吝赐教O(∩_∩)O~）

 

 

 

郎爱上羊
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